imec 研究人员发现了有关“互补 FET”的新发现，这是一种适用于 1nm 逻辑技术节点及以上节点的有吸引力的器件架构。
由于从平面 FET 过渡到FinFET，晶体管尺寸减小了，而性能却提高了。这种转变是必要的，因为平面 FET 的性能在栅极长度减小时开始下降。FinFET有助于维持扩展路径。
在 FinFET 中，源极和漏极之间的通道是 Fin 的形式。闸门缠绕在这个通道周围，从通道的三个侧面施加控制。这种方法消除了平面 FET 遭受的短沟道效应。此外，更高的鳍片高度允许在相同区域内更高的器件驱动电流。
然而，随着技术规模超过 5 nm，Fin 结构无法提供足够的静电控制。
为了实现进一步的缩放，imec 引入了一种垂直堆叠的纳米片结构，其中栅极完全包裹在通道周围。据说这种架构提供了卓越的控制和更好的三维体积分布。
Forksheet 器件是垂直堆叠纳米片的延伸。在这里，纳米片由三栅极叉形结构控制，这是通过在 p 和 nFET 器件之间引入介电壁来实现的。隔离允许更紧密的 n 到 p 间距和更高的性能。隔离还将标准单元的轨道高度扩展到 4T，这意味着四个单元内金属线可以适应标准单元高度的范围。
然而，金属间距的 n 区和 p 区之间的间距低至 16 nm，这对于 4T 轨道高度单元设计来说太窄了。为了最大化沟道宽度和驱动电流，imec研究人员提出了 CFET 架构。
研究人员探索了两种可能的集成方案来实现垂直堆叠：单片和顺序。在 CFET 架构中，n 和 p 器件垂直堆叠在一起，消除了标准单元高度的 np 间距。
单片 CFET 流发生在三个部分：底部通道的外延生长、中间层的沉积以及顶部通道的外延生长。这种流程比顺序流程更复杂，因为它会产生高纵横比 (HAR) 垂直结构，需要进一步的图案化。
在顺序制造流程中，底部器件被加工到触点。然后，使用晶圆对晶圆键合技术在其顶部创建一个覆盖半导体层。最后，集成顶层设备。这个过程更简单，因为可以以二维方式单独处理顶级设备。
这些过程中的每一个都有其优点和缺点。在 2022 年VLSI 论文中，imec 研究人员提出了 4T 标准单元设计中单片 CFET 与顺序 CFET 的功率性能面积成本(PPAC) 评估。他们还评估了顺序 CFET 的不同层转移工艺。
imec报告说，从成本角度来看，半导体制造商 SOITEC 提供了一种很有前途的层转移工艺——一种依赖于低温“智能切割”流程的工艺。它使用在低温下分裂的工程体供体晶圆。研究人员发现，在概念验证层转移后处理的顶层设备从降低的电气性能中恢复。
imec逻辑 CMOS 微缩计划主管 Naoto Horiguchi 强调，虽然这种架构是真正的 CFET 架构，但它不是真正的 CFET 实现，因为底部器件中没有金属互连层。
他指出，imec 的测试工具展示了“改进的层传输作为顺序 CFET 和其他 3D 顺序堆叠实现的关键模块”。在未来的研究中，imec 报告说，研究人员将致力于实现真正的顺序CFET。
https://www.allaboutcircuits.com/news/from-finfets-to-cfets-imecs-plan-for-continued-transistor-scaling/
