与之前的PCIe迭代一样，PCIe6.0的更新动力很简单：硬件供应商总是需要更多的带宽，而PCI-SIG希望通过及时增加带宽来保持领先地位。
此外，在过去几年里，它们的努力也变得越来越重要，因为其他主要的互连标准也在PCIe的基础上建立起来。CCIX、Intel的CXL和其他接口都扩展了PCIe，并将从PCIe的改进中受益。因此，PCIe速度提升是构建速度更快（和更多互连）系统的核心。
反过来，PCIe 6.0很容易成为自PCIe 3.0近十年前PCIe标准以来最重要/最具突破性的更新。可以肯定的是，PCIe6.0仍然向后兼容之前的5个版本。但是由于PCIe 4.0和5.0已经导致非常严格的信号要求导致了更短的走线长度限制，简单地再次将传输速率加倍并不一定是最好的方法。相反，PCI-SIG将完全颠覆信号技术，从一开始就使用的非归零（NRZ）技术转向脉冲幅度调制4（PAM4）。
PAM4使用4个信号电平，而不是传统的0/1高/低信号，因此信号可以编码四种可能的两位模式：00/01/10/11。这使得PAM4可以携带两倍于NRZ的数据，而不必将传输带宽加倍，对于PCIe 6.0而言，这将导致频率约为30GHz。
PAM4本身并不是一项新技术，但到目前为止，它一直用于超高端网络标准的领域，如200G以太网，其中可用于更多物理信道的空间量更加有限。因此，业界已经拥有多年使用信号标准的经验，并且随着自身带宽需求的不断增长，PCI-SIG决定将其引入以下一代PCIe。
使用PAM4的权衡当然是成本。即使具有更高的每Hz带宽，PAM4目前在从PHY到物理层的几乎每个级别实施的成本也更高。这就是为什么它没有风靡世界，为什么NRZ继续在其他地方使用。
同时，由于额外的信号状态，PAM4信号本身比NRZ信号更脆弱。这意味着，在PCIe的历史上，除了PAM4之外，标准还首次引入前向纠错(FEC)。前向纠错是一种通过提供恒定的纠错数据流来纠正链路中的信号错误的方法，并且它已经普遍用于数据完整性至关重要且没有时间进行重传的情况下（例如作为DisplayPort1.4 w / DSC）。虽然到目前为止还没有必要使用FEC，但PAM4的脆弱性将改变这一点。包含FEC不应该对最终用户产生明显的影响，但对于PCI-SIG来说，这是另一个需要应对的设计要求。特别是，需要保证FEC实现是低延迟的。
因此，切换到PAM4的结果是，在不增加频率的情况下增加传输的数据量，不会提高信号损耗要求。PCIe6.0将与PCIe 5.0具有相同的36dB损耗，这意味着虽然该标准没有正式定义走线长度，但是PCIe6.0链接应该能够达到PCIe5.0走线的长度。
然而，即使进行了这些更改，如前所述，PCIe6.0完全向后兼容早期标准，这将适用于主机和外围设备。这意味着在某种程度上，芯片设计人员基本上将实施两次PCIe：一次用于NRZ，另一次用于PAM4，这将在物理层（PHY）处理。
从实际的角度来看，PCIe6.0将能够达到每个x1插槽8GB /秒，及x16 128GB/秒的速度。
PCI-SIG为这个标准设定了一个相当激进的时间表：希望在两年后的2021年完成标准。这意味着PCI-SIG将在五年内将PCIe的带宽提高八倍，从2016年的PCIe 3.0和8 GT /sec速率提升到2017年的4.0和16 GT /sec，5.0和32 2019年的GT /秒，最后是2021年的6.0和64 GT /秒。这大约是从PCIe 1.0到4.0的类似增长所花费的时间的一半。
至于最终PCI 6.0的产品何时出现？我们看到PCIe 4.0和5.0的发布周期非常相似，因此PCIe 6.0可能会遵循同样的脚步。4.0标准在2017年完成，时隔两年在2019年终于有了4.0的硬件推出。5.0标准刚刚推出，英特尔已经承诺在2021年推出支持PCIe 5.0的CPU。因此预计我们可能会在2023年看到PCIe 6.0硬件。
