芯片公司正在从 2011 年以来使用的FinFET器件结构过渡到纳米片或环栅晶体管。这些名称反映了晶体管的基本结构。在 FinFET 中，栅极控制流过垂直硅鳍的电流。在纳米片器件中，该鳍被切割成一组带，每个带都被栅极包围。CFET 实质上是将较高的硅带堆叠起来，一半用于一个器件，一半用于另一个器件。英特尔工程师在 2022 年 12 月的《IEEE Spectrum》杂志上解释说，这种器件在单一集成工艺中将两种类型的晶体管--nFET 和 pFET 叠加在一起。
专家估计 CFET 将于七到十年后投入商业应用，但在准备就绪之前仍有大量工作要做。
英特尔是三者中最早展示 CFET 的公司，早在 2020 年就在 IEDM 上推出了早期版本。这一次，英特尔报告了围绕 CFET 制造的最简单电路（反向器）的几项改进。CMOS 反相器将相同的输入电压发送到堆栈中两个器件的栅极，并产生与输入逻辑相反的输出。
“反相器是在单个鳍片上完成的，”英特尔组件研究小组首席工程师 Marko Radosavljevic 在会议前告诉记者。他说，“在最大缩放比例下，它将是普通 CMOS 逆变器尺寸的 50%”。
英特尔的反相器电路依赖于一种连接顶部和底部晶体管[黄色]的新方法，并从硅[灰色]下方接触其中一个晶体管
问题在于，将两个晶体管堆栈挤入反相器电路所需的所有互连会削弱面积优势。为了保持紧张，英特尔试图消除连接堆叠设备时涉及的一些拥塞。在当今的晶体管中，所有连接都来自器件本身之上。但今年晚些时候，英特尔正在部署一种称为背面供电的技术，该技术允许在硅表面上方和下方存在互连。使用该技术从下面而不是从上面接触底部晶体管显着简化了电路。由此产生的逆变器具有 60 纳米的密度质量，称为接触多晶间距（CPP，本质上是从一个晶体管栅极到下一个晶体管栅极的最小距离）。如今的5纳米节点芯片的CPP约为50纳米。
此外，英特尔还通过将每个器件的纳米片数量从 2 个增加到 3 个、将两个器件之间的间距从 50 nm 减小到 30 nm，以及使用改进的几何形状来连接器件的各个部分，从而改善了 CFET 堆栈的电气特性。
与英特尔的 60 纳米相比，三星采用了比英特尔更小的尺寸，展示了 48 纳米和 45 纳米接触式多间距 (CPP) 的结果，不过这些结果是针对单个器件，而不是完整的反相器。虽然三星的两个原型 CFET 中较小的性能有所下降，但幅度不大，该公司的研究人员相信制造工艺优化将解决这一问题。
三星成功的关键在于能够对堆叠 pFET 和 nFET 器件的源极和漏极进行电气隔离。如果没有足够的隔离，这种被三星称为三维堆叠场效应晶体管（3DSFET）的器件就会泄漏电流。实现这种隔离的关键步骤是将涉及湿化学品的蚀刻步骤换成一种新型的干式蚀刻。这使得良率提高了 80%。
与英特尔一样，三星也从硅片下方接触器件底部，以节省空间。不过，这家韩国芯片制造商与美国公司不同的是，在每个配对器件中只使用了一片纳米片，而不是英特尔的三片。据其研究人员称，增加纳米片的数量将提高 CFET 的性能。
台积电跃跃欲试
与三星一样，台积电也成功实现了 48 纳米的工业级间距。其设备的与众不同之处在于采用了一种新方法，在顶部和底部设备之间形成一个介电层，以保持它们之间的隔离。纳米片一般由硅层和硅锗层交替形成。在工艺的适当步骤中，硅锗特定蚀刻方法会去除这些材料，从而释放出硅纳米线。在隔离两个器件的层中，台积电使用了锗含量特别高的硅锗，因为它比其他硅锗层的蚀刻速度更快。这样，隔离层就可以在释放硅纳米线之前分几步制作完成。
