2017 年，imec 推出叉片晶体管作为全环绕栅极（GAA）晶体管的自然延伸。然而，根据 imec 在 2025 年 VSLI 研讨会上的最新声明，该结构的大规模量产可行性已引发质疑。为解决这些担忧，这家研究巨头开发了一种前沿叉片晶体管设计的新方法，旨在推动晶体管技术的持续演进。 

根据 imec 的一篇新论文，研究人员推出了一种名为 “外壁叉片” 的新型晶体管布局，预计将从 A10 代（1 纳米，10 埃）一直应用到 A7 代。这种外壁叉片晶体管的量产经验可能对下一代互补场效应晶体管（CFET）的生产具有重要价值。 

英特尔、台积电和三星等领先芯片制造商正通过 18A、N2 和 SF3E 工艺技术，从 FinFET 晶体管向 GAA 晶体管过渡。GAA 晶体管结构允许电流通过水平堆叠的硅层，且四周被材料包围，从而减少泄漏。这不仅能更好地控制性能和功耗，还能实现更小的单元尺寸。但 imec 指出，使用这种方法扩展到三代以上是很困难的。 

下一阶段的主要架构——CFET—— 利用垂直堆叠的 n 型和 p 型晶体管，本质上可在单个晶体管的占位面积内容纳两个晶体管，同时提升性能并降低功耗。然而，CFET 极难生产，因此像 imec 这样的芯片制造商和研究机构打算将叉片晶体管作为 GAA 晶体管与 CFET 之间的中间步骤。 

不过，2017 年提出的初始版叉片设计在制造成本和良率方面似乎过于复杂。如今，imec 推出了改良版叉片晶体管设计，既保证了量产可行性，又能为下一代工艺技术带来功耗、性能和面积优势。 

未来十年内，外壁叉片晶体管的量产经验可能为最终向 CFET 过渡提供参考。这不仅使其成为迈向 CFET 的桥梁，还能为 CFET 的制造提供思路。

叉片晶体管的技术演进

叉片晶体管旨在为 GAA 晶体管扩展多代技术生命周期，直到 2030 年代 CFET 不可避免地接管市场。内壁叉片晶体管设计在晶体管沟道之间（或旁边）设置介电墙，使 n 型和 p 型器件能紧密排列而不产生电干扰。这种设计在复用现有纳米片工艺步骤的同时，实现了更紧凑的布局。 

原始叉片设计（称为“内壁叉片”）在标准单元内的 nMOS 和 pMOS 器件之间、栅极图案化之前放置介电墙。尽管理论上有效，但这种内壁结构面临制造可行性问题： 

• 为实现 90nm 的单元高度，内壁叉片的绝缘分隔层需极窄（约 8-10nm），且由于在栅极图案化前放置，会暴露于后续所有工艺步骤中，可能被侵蚀，这对材料提出了严格要求。

• 为 n 型和 p 型区域设置选择性特征变得困难，因为掩模必须与薄壁精确对齐；大多数电路中两种晶体管共享单个栅极，但介电墙会阻断连接，除非栅极延伸覆盖，这会增加不必要的电容。

• 内壁叉片的栅极仅覆盖沟道的三个侧面，与 GAA 设计相比控制能力较弱，尤其在沟道长度缩小时更为明显。 

鉴于内壁叉片的制造难点，imec 工程师决定重新设计布局，推出 “外壁叉片”： 

• 该更新版本将绝缘分隔层（介电墙）移至相邻标准单元的边缘，不再在单个单元内分隔不同极性器件，而是在单元边界分隔相同极性器件。这使壁宽可增至约 15nm，同时不影响紧凑的单元高度。

• 分隔层可在工艺流程后期（如源 / 漏形成和纳米片沟道释放等关键步骤之后）构建，避免早期工艺步骤的损伤，并可使用成熟的二氧化硅材料和工具制造。 

尽管外壁叉片因壁厚 15nm 可能影响晶体管密度（相比内壁叉片器件更大），但其在制造性和性能上的优势可能超过初始版本。

制造性改进与性能优势

外壁的引入带来两大核心优势：简化制造和更好的栅极集成。栅极电极现在可连接两种晶体管类型，无需跨越分隔层，简化了电路设计。此外，在最后步骤中对分隔层进行几纳米的修整，可使栅极包裹更大比例的沟道。仿真显示，移除 5nm 的墙可使驱动电流增加约 25%，这得益于电控制能力的提升。

（图源：imec，左为内壁叉片架构，右为外壁叉片架构示意图） 

外壁叉片晶体管的另一优势是增强了对沟道施加机械应力的能力：早期工艺中，保护掩模覆盖未来放置介电墙的区域，其下方的硅作为连续晶体模板，引导源极和漏极区域的生长。这种连续结构允许应变诱导材料（如 p 型器件的硅锗）直接向沟道施加压应力，提升空穴迁移率和驱动电流，从而改善性能。而包括 GAA 纳米片和初始叉片在内的早期设计缺乏这种应变连续性，材料生长过程中会形成不必要的垂直失配，降低机械应力并损害性能。新设计避免了这些缺陷，通过应变技术持续增强电流。

验证结果与未来展望

imec 通过仿真存储器布局和振荡器电路验证了新设计的优势：在静态存储器单元中，A10 代的新布局相比 A14 纳米片设计实现了 22% 的面积缩减，这得益于同类器件的更紧密排列和栅极间距的缩小；振荡器测试显示，当施加全应变时，新布局性能达到或超过 A14 和 2nm 设计，无应变时驱动电流约下降 33%。 

叉片晶体管的制造经验与 CFET 开发高度相关，因为许多工艺步骤、材料和设计概念重叠。叉片晶体管将 p 型和 n 型器件并排放置，而下一代 CFET 则垂直堆叠两种晶体管类型，尽管基础技术相同。为此，imec 正研究如何将该布局适配未来 CFET 设计，研究人员认为其最新叉片设计可作为未来垂直器件架构的过渡步骤，为下一代工艺技术提供更平滑的演进路径。