益华(Cadence)针对28奈米以下制程及鳍式场效电晶体(FinFET)制程发布最新版Virtuoso布局(Layout)设计套件，该套件具备电子意识设计(Electrically Aware Design, EAD)功能，可以协助行动装置积体电路(IC)设计商缩短产品设计周期并提高客制IC效能。
益华客制IC与仿真产品管理资深团队总监Wilbur Luo指出，Virtuoso设计平台目前已有75%的市占，而先进制程对于该设计平台的高需求将助益其市占持续扩张。
益华客制IC与仿真(Simulation)产品管理资深团队总监Wilbur Luo表示，半导体制程由28奈米演进至16/14奈米FinFET制程的过程中，IC设计商会面临愈来愈严重的电致迁移(Electromigration, EM)问题以及布局依赖效应，加上先进制程设计规则多且复杂，将导致IC设计工程师在设计和验证数十亿电晶体的同时，也面临庞大的上市时程压力。
为协助客户顺利克服FinFET制程挑战，益华发表新Virtuoso设计套件，该套件可针对电致迁移问题，在工程师绘制布局时提出分析及警告，让工程师即时更正其设计;此外，Virtuoso设计套件亦具备在类比设计环境的仿真过程中撷取电流、电压资讯，并传送至布局环境的能力。
另一方面，Virtuoso设计套件可实现部分布局(Partial Layout)功能，亦即工程师可直接在布局设计过程中即时电子化分析、模拟、验证内部连结，以确保其布局架构正确。该设计功能让工程师减少其设计往返(Iteration)时间，以及避免其晶片过度设计(Over Design)，进而导致耗电高、影响晶片效能，及占位空间增加等问题。
Luo指出，博通(Broadcom)已于28奈米制程实际使用Virtuoso布局套件，而其通讯晶片在提高效能表现与缩小尺寸之余，更受惠于Virtuoso部分布局功能，而较上一代晶片缩短30%的设计时程。他认为，未来IC设计商在FinFET制程世代将面临更严峻的挑战，而Virtuoso设计套件的角色也将更加吃重。
另一方面，台积电也宣布将扩大与益华在Virtuoso设计平台上的合作关系，以设计和验证其先进制程矽智财(IP)，同时，台积电亦将以SKILL为基础的制程设计套件(PDKs)扩大应用于16奈米制程，以实现Virtuoso设计平台的色彩意识布局(Color-aware Layout)、先进绕线(Advanced Routing)、自动对准(Auto-alignment)等功能。
