全球电子设计创新领先企业Cadence设计系统公司（NASDAQ: CDNS），日前宣布针对20纳米设计、实现和验证/签收， Cadence的Encounter数字与Virtuoso定制/模拟设计平台获得了TSMC Phase I认证。
TSMC认证了该20纳米设计规则手册（DRMs）的工具以及SPICE模型。早期应用者正在使用该流程与工具，同时TSMC、Cadence和设计工程师们正在继续展开密切合作。
Cadence Encounter? RTL-to-GDSII数字流程 包含对20纳米规则的支持，还有创新的图例安置、优化、门控和布线。对于定制/模拟，认证覆盖高级Virtuoso SKILL Pcell桥接，应对复杂的设备级规则，以及设计内回路侦测，使用签收质量DRC，并集成Cadence物理验证系统（PVS）。
签收技术方面，Cadence QRC提取和Cadence PVS，包含全DRC/LVS物理验证，Encounter功耗系统（EPS）、电迁移和IR都获得认证。两家公司正共同朝着Encounter时序系统（ETS）认证而努力。
“与TSMC的紧密合作和共同的研发工作，把我们带到了这个重要的里程碑，”Cadence硅实现部门产品市场总监Dave Desharnais说，“我们正在与世界领先的半导体公司密切合作，这次认证为他们平稳过渡到20纳米节点铺平了道路。”
“TSMC认证是20纳米完备性的重要里程碑，”TSMC设计基础架构营销高级主管Suk Lee说，“我们与Cadence的继续合作展示了合作是如何推动创新，并使高级设计团队从中获益。”
