Calibre技术：为先进节点工艺量身定制

2013-10-10 20:38:11 本站原创

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夏末秋初，EDA电子设计自动化厂商Mentor Graphics公司Mentor Forum2013设计技术论坛先后在上海和北京隆重举行。除了Mentor Graphics公司的海内外专家及技术团队，此次论坛还邀请了来自ARM、GLOBALFOUNDRIES、SAMSUNG、SMIC、台积电等诸多业界知名厂商的权威人士担任与会讲师，带来了题为《先进工艺设计的最佳实践方法及可制造性设计（DFM）》、《高可靠性市场对先进抽取工具的需要》、《利用晶圆结果找出关键设计问题》、《针对ARM AMBA 5 CHI Cache Coherent的系统验证解决方案》、《流片前纠错与调试》等多场精彩的演讲，以关键设计与验证挑战为重心，和与会工程师展开了更为深入的技术探讨。

作为本次论坛的主办方，Mentor的议题主要集中在了FinFET的行业推广、IC可靠性、工艺节点的持续改进以及超越CMOS缩微等四个方面，公司CEO Walden C. Rhines先生在其演讲中，重点推荐了其专门针对先进节点工艺的Calibre技术。他指出，在台积电、ISDA研发中，Calibre MP成为了其最佳的选择，它和nmDRC/MPdeck很好地结合，利用专利的警告环技术可以更快速的纠错，具有实时纠错以及Calibre InRoute和Calibre AutoFix的功能。为满足提取要求，解决平面性和环散热片填充等制造工艺问题，Calibre已与主要的晶圆代工厂达成了合作。比如，Calibre SmartFill规则集就是由Mentor和TSMC为TSMC的N16制程而联合开发的。而对于cell-aware测试和良率的改进等方面的关键要求，Mentor也正在通过其Tessent生产线予以解决。由于对每个后继节点造成的影响会越来越大，因此测试模式的压缩仍然是测试成本削减的关键因素。

正因为Mentor Graphics DFT和物理验证技术方面的优势，今年6月，飞思卡尔半导体公司选定Mentor作为其在晶片测试、良率分析、物理验证和DFM技术领域的合作伙伴。此次合作使得飞思卡尔能够在众多方面部署Mentor Tessent和Calibre技术，涵盖可测性设计（DFT）、物理验证与分析以及流片前后的可制造性设计（DFM）。这些新技术在现有合作基础上扩大了飞思卡尔和Mentor之间在开发设计流程与方法、改善可制造性设计和晶片测试能力方面的合作。

近几年来，Mentor Graphics一直致力于对3D技术的推动，Walden C. Rhines先生在半导体技术发展的未来预测中，也多次预测3D-IC将是半导体技术未来发展的重要方向，并表示无论客户采用2.5D还是全3D方法进行集成，为确保Calibre PV与Tessent测试解决方案能够无缝衔接，Mentor为此展开了相关工作，也取得了显著的成果。日前，其解决方案已由台积电使用真正3D堆叠测试方法进行了验证，可用于台积电3D-IC参考流程。该流程将对硅中介层产品的支持扩展到也支持基于TSV的、堆叠的die设计。具体的Mentor贡献包括：金属布线和凹凸实施功能、多芯片物理验证与连通性检查、芯片界面与TSV寄生参数提取、热学模拟和全面的封装前及封装后测试。

不断的努力换来的是公司在业绩上的不断成长，在上一财年里，Mentor Graphics的总收入约为10.15亿美元，预计本财年的收入将达到11.6亿美金。根据EDAC的数据，Mentor的EDA设计软件在中国一直保持着领先的地位，尽管目前中国市场仅占Mentor全球收入的8%，但其成长速度却比Mentor全球的增长快一倍。

谈及未来发展所侧重的领域时，Walden C. Rhines先生表示，目前全球半导体产业的增长约为5%到7%，而Mentor的成长要想高于这一数值，就必须寻找新的突破点，在汽车、航空航天方面的电子设计将会成为新的成长点，汽车网络、车载娱乐、导航等细分领域的增长速度都将加快。未来，Mentor还将更加注重电子系统设计的研发，并计划将1/3的研发经费用于这一部分市场。

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