DARPA需要能够处理高抗冲应用的低功耗芯片

2015-08-20 17:55:45 未知

点击关注->创芯网公众号，后台告知EETOP论坛用户名，奖励200信元

重量级的3D图像和复杂的无人机系统是乞求的低功耗只有两个应用，高性能定制集成电路的研究人员在美国国防部高级研究计划局正在寻求建立。

DARPA本周宣布了一项名为电路实现在更快的时间尺度（船），看起来从根本上改变，缩短达10倍它需要2.5年，以设计和制造定制的设计周期定制集成电路新方案集成电路设计国防部。 DARPA希望看到工艺程序获取发展到30周附近。

工艺程序看起来也制定设计框架，可以很容易地改写当下一代晶圆厂上线;并创建一个存储库中，这样的方法，文档和知识产权不需要每个设计和制造周期的重新改造，DARPA表示。

在工艺方案的核心是一种前所未有的能力，使用16纳米/ 14纳米的商业制作，今天生产的通用商品电路基础设施，以制造定制的特定技术的电路，根据林顿鲑鱼，在DARPA的微系统技术办公室的项目经理。

“一个定制的集成电路设计为只从一个机载雷达图像处理或分析传感器数据在地面作战人员不需要运行一个电子数据表或文字处理器。为什么笨重的鼓鼓的瑞士军刀进行时，所有你需要的是一个单一的十字螺丝刀？“在一份声明中说：鲑鱼。

如果能够抛弃专用于日常功能将允许产生的备用能力，专门用于关键功能的大量电路，鲑鱼继续。“最终你会说确实只有你所需要的工作，所以更有效地做一个顶级的线的，定制的集成电路。”

DARPA表示，目前正在寻找的建议，以减少通过解决关键问题，如下面的设计团队需要面对的障碍：

•一种集成电路设计流程，由10X一个因子减少来设计/验证一个定制的集成电路所需的工作

•提高重用（国防部和第三方IP）和人力资源和设计专长的下降水平来设计和领先的CMOS技术验证集成电路所需

•设计和工艺的复杂性电路元件（宏，分线路，发电机，编译器）被设计/验证一次，多次重复使用的嵌入

•方法快速，轻松地端口定制的集成电路设计从一个铸造过程到另一个类似的铸造/过程和/或设计迁移到更先进的CMOS技术节点

•方法通过改善关键的设计组件，如宏，发电机，编译器，IP和技术信息的定义，安全储存和分发提高重用

DARPA还指出，三大障碍，使用最先进的CMOS技术来构建定制集成电路：1）漫长而昂贵的设计，验证和制造周期; 2）难度迁移的设计从一个代工厂工艺到另一个;并且，3）缺乏可重用性在美国国防部设计。

EETOP 官方微信
创芯大讲堂在线教育
半导体创芯网快讯

上一篇：Frost ＆ Sullivan发现，功能集成提
下一篇：SlimPort使用者计划包含USB Type－C连接器

全部评论

最新资讯

最热资讯