Cadence设计系统公司日前宣布TSMC已选择Cadence解决方案作为其20纳米的设计架构。Cadence解决方案包括Virtuoso定制/模拟以及Encounter RTL-to-Signoff平台。
TSMC 20纳米参考流程在Encounter和Virtuoso平台上吸收了新功能和新方法，并兼顾到最新的重要布线特征、时序收敛和设计尺寸。
在定制/模拟设计方面，Virtuoso技术支持行业标准OpenAccess数据库中新的20纳米约束条件，包括G0规则、颜色感知版图的互动着色、约束驱动的预着色流程、奇数环的预防和侦测、高级Pcell对接、以及局域互联层支持。Cadence Integrated Physical Verification System是一种设计中系统，它在Virtuoso平台上集成了Cadence Physical Verification System。
数字设计方面，Encounter RTL-to-GDSII支持20纳米规则、用以进行生成即正确的布局和布线的新FlexColor双成型技术、Encounter RTL Compiler和用更短的周转时间达到更好的效果的Encounter Digital Implementation(EDI)System的GigaOpt优化。
对于签收，Cadence Encounter Timing System提供先进的波形造型和多值SPEF，以进行双造型RC提取。Cadence QRC Extraction提供DPT感知的拐角提取技术，同时支持LEF/DEF和GDSII流程。Cadence物理验证系统提供20纳米双成型和更多的DRC纠错支持，TSMC设计规则现可用于物理验证系统。Encounter Power System提供精确、基本和复杂的基于拓扑的EM规则，而Litho Physical Analyzer和Litho Electrical Analyzer已经升级为20纳米模式，以进行热点分析和修复。
总之，TSMC已采纳Cadence技术用于其定制设计参考流程，这展现了通过通用技术设置、集成的同步模拟和数字版图来设计定制和数字支持模拟电路的一种方式方法。
“Cadence专注于为我们的客户提供他们所需的技术以解决当今复杂设计中的最大难题，比如低功耗。”Cadence硅实现集团的高级副总裁Chi-Ping Hsu博士说，“我们一直同TSMC以及我们共同的客户紧密合作，开发综合解决方案，以解决20纳米的设计问题。我们的Virtuoso和Encounter 20纳米技术的独特结合，形成了统一流程，可以解决最具挑战的低功耗混合信号芯片问题。”
“安装设计工具以满足20纳米需求，这是只有通过紧密合作才能完成的艰巨任务。”TSMC设计架构市场部高级主管Suk Lee说，“20纳米流程需要新的方法促使在工艺节点可用的同时，生态环境也同样可以接受这样的生产设计。我们同Cadence的合作包含了完整的混合信号和数字流程，以确保双成型需求得到实现和验证。这将有助于我们共同的客户利用这个新的工艺节点尽快得到工作芯片。”
