学子专区—ADALM2000实验:锁相环

2023-04-21 12:09:06 来源:ADI

目标

本实验活动介绍锁相环(PLL)PLL电路有一些重要的应用,例如信号调制/解调(主要是频率和相位调制)、同步、时钟和数据恢复,以及倍频和频率合成。在这项实验中,您将建立一个简单的PLL电路,让您对PLL操作有基本的了解。

背景知识

PLL是一种反馈系统,用于调节或锁定压控振荡器(VCO)输出与输入基准信号之间的相位差,如图1所示。VCO是一种振荡器,其输出频率是某个输入控制电压的函数。通常,当VCO用于PLL等反馈环路时,电压频率转换函数必须至少是单调的。VCO的一个特例是电压频率转换器(VFC),其电压/频率特性是线性的。反馈环路中的分频器的分频系数N一般是整数,包括1,若为1则与没有分频器或从VCO输出直连鉴相器输入的情况相同。

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1.PLL基本框图

PLL是许多深奥书籍和讨论的主题,非常复杂,无法在这几页中详尽说明。本实验的末尾有额外阅读材料的链接。

材料

       ADALM2000主动学习模块

       无焊试验板

       跳线

       一个2.2 kΩ电阻

       一个47 kΩ电阻

       一个10 kΩ电阻

       一个4.7 nF电容(标记为472

       一个100 pF电容(标记为101

       一个CD4007 CMOS阵列

       2ZVN2110A NMOS晶体管

       2ZVP2110A PMOS晶体管

       一个AD654 VFC

       一节9 V电池(带连接器)

1步指导

在无焊试验板上,首先基于AD654搭建VFC电路,如图2所示。将电路搭建到试验板的一侧,以便为PLL的其他部件留出空间,我们将在本实验活动的后续步骤中添加这些部件。控制电压通过由R1C1组成的单极点低通滤波器施加。这相当于图1中馈送至VCO模块的低通滤波器模块。

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2.VFC电路

硬件设置

开启固定5 V电源,并将9 V电池连接到电路。将AWG1输出连接到VIN,如图2所示。将AWG1配置为DC源,初始设置为2.5 V。将示波器通道输入CH1+连接到VSQR输出,如图2所示。还应将CH1-输入接地。

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3.VFC试验板电路

程序步骤

使用AWG 1直流偏置控制,将VIN电压从1 V调整到4 V,同时在VSQR观察VFC输出的频率。使用示波器控制屏幕上的频率测量功能来完成此操作。根据公式1,图2中的RtCt设置VFC的标称输出频率。

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例如,VIN为设置范围的中间值2.5V,并给定Rt Ct(2.5/(10 × 10 kΩ × 100 pF)),输出频率应接近250 kHz。验证您的测量结果是否与该值一致。如果不一致,请重新检查电路连接和元件值。

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4.VFC输出

 

2步指导

接下来,在试验板上添加来自上一个实验的异或门鉴相器电路,如图5所示。构建异或门后,将其连接到VF电路,如图6所示,以构成完整的PLL。在给电路添加任何东西之前,务必关闭5 V电源并断开9 V电池。

 

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5.添加XOR鉴相器

 

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6.完整PLL电路

硬件设置

开启固定5 V电源,并将9 V电池连接到电路。将AWG1输出连接到FREF,如图4所示。将AWG1配置为方波,其幅度为5 V峰峰值,偏置为2.5 V0 V5 V摆幅);将初始频率设置为第1步中测得的值(即VIN设置为2.5 V时,应在250 kHz左右)。将示波器通道输入CH1+连接到FREF输入,并将示波器通道CH2+连接到VSQR输出,如图6所示。还应该将CH1-CH2-输入接地。将示波器设置为在通道1FREF信号)的上升沿触发。

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7.完整的PLL试验板电路

程序步骤

FREF的频率设为对应于AD654引脚42.5 V控制电压的情况下,VSQR处看到的输出频率应锁定输入基准频率FREF。在示波器屏幕上,您应该看到两个方波是稳定的(即彼此锁定),并且VSQR相对于FREF偏移约90°。请记住,当XOR鉴相器的两个输入相差90°时,其滤波输出将处于其输出范围的一半或约2.5 V

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8.完整的PLL FREFVSQR曲线

以小增量增大和减小基准频率FREF,以确定PLL会锁定的最小和最大频率。当更改基准输入的频率时,注意FREFVSQR之间的相对相位差。执行此操作时,测量AD654引脚4上的滤波直流控制电压,并将这些读数与步骤1中扫描VFC直流控制电压时测得的读数进行比较。

示波器通道2连接到图6C点处异或门的输出端。将所看到的方波与异或门A (VSQR)和门B (FREF)的输入进行比较。当PLL锁定在最小和最大锁定频率以及锁定范围的中心频率时,C处的波形如何变化?

附加第3步指导

6中的简单PLL电路不是十分有意义,因为输出信号只是输入信号的相移版本。如图1所示,如果在从VFC输出端到鉴相器输入端的反馈路径中插入一个数字分频器模块,则输出信号将是一个更高的倍频信号。使用任何可用的数字分频器IC,如CD4020CD4040CD4060甚至SN7490(几乎任何分频器IC都可以),断开与异或输入A的连接,并插入分频器模块,如图9所示。

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9.PLL倍频器

根据您构建的分频器的分频系数N,您需要相应地改变FREF输入频率。例如,当N=8时,如果FREF之前是250 kHz,新的FREF将是250/831.25 kHz。异或门鉴相器输出端的脉冲频率也将是原来的八分之一。

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