着眼于当今繁重的数据基础设施，Marvell已经在台积电的3纳米工艺上实现了其SerDes和并行互连技术。
虽然半导体行业传统上专注于晶体管，但互连现在也受到关注。促成这种兴趣的因素有很多，包括更高的时钟频率、更小的节点大小以及小芯片等新技术。
上周， Marvell Technology 宣布首次在 3nm 节点上成功展示了其先进的半导体互连技术。在本文中，我们将探讨互连日益增长的重要性，以及 Marvell 最近发布的 SerDes 和并行互连技术在 TSMC 的 3nm 工艺上的应用。
Marvell 的 3nm SerDes 眼图。图片由Marvell Technology提供
现代芯片互连
一个主要原因是现代芯片中互连寄生效应越来越突出。减小晶体管节点尺寸导致器件到器件互连具有更小的几何形状和更大的电阻。出于同样的原因，芯片的集成度越来越高，这意味着电感和电容耦合产生的寄生效应正成为设计人员更加关注的问题。增加时钟频率等其他因素也有影响。
随着工艺技术的缩小，互连延迟远远超过晶体管栅极延迟。
互连寄生效应增加的结果是互连延迟成为比晶体管延迟更大的瓶颈，这意味着互连是芯片速度提升的最大障碍。同样，互连寄生效应已成为整体芯片功耗的主要贡献者。
下一波计算浪潮中小芯片的激增进一步加剧了这个问题的严重性，其中系统由通过高速互连连接的多个小芯片组成。为使半导体行业继续发展并提供一代又一代更高的性能，开发人员必须创新当前的互连设计。
Marvell 缩小 SerDes 和并行互连
Marvell 最近发布了一系列用于高级半导体互连的 SerDes 和并行互连解决方案。早在 2020 年，Marvell 就发布了业界首款用于数据中心的 112 G 5nm SerDes，这是该公司为未来计算基础设施开发高性能芯片间互连所做努力的一部分。
上周，该公司宣布其在 3nm 节点上展示的互连技术。具体来说，Marvell在 TSMC 的 3nm 节点上实施了其 122 G XSR SerDes、Long Reach SerDes、PICe Gen 6 SerDes 和 240 Tbps 并行芯片到芯片互连。
据 Marvell 称，转向 3nm 节点将帮助该公司为小芯片、定制 ASIC、以太网物理层设备等应用解锁更低功耗和更高性能的互连。
