Semiwiki最近整理编排了一份《半导体 EDA/IP 公司合并与收购汇编》,汇总了半导体 EDA 和IP 市场多年合并和收购的汇编汇总。最初是由个人( Ian Getreu https://www.linkedin.com/in/ian-getreu-97943b1 )完成的。EETOP已将此汇编整理为一个PDF,有需要的话可以下载查看,获取方法见文末。 注:本汇总不保证 ...
在学校的时候,属于电源团队,自己纯属渣渣水平,就只做了个LDO的项目,所以17年毕业找工作,难免磕磕碰碰。后来,终于有一家做军工的企业愿意收留我,我这才有了安身立命的机会。 终于进公司了,领导根据我的意向,把我分配到接口组,主要负责serdes的TX和PLL开发。做军工嘛,懂得都懂,自 ...
如下内容来源:360doc.com DRC (lvs pex 类似) lvs pex inputs 界面中 netlist 中电路网表存在,直接调取,取消勾选“Export from schematic viewer”,反之,若电路网表需要从同名的电路单元导出,则勾选此选项即可; ...
一个技术,如果不能向前发展,会面临萎缩甚至死亡。 运算放大器的设计是模拟电路设计的基础和核心,从零开始设计一个鲁棒的opamp会耗费一两周的时间,如果做大带宽或高增益,则需要一个月左右的时间。 一个较大的模拟电路系统需要多个不同规格的运算放大器,意味着在四五个月的时间内很难完成所有电路的设计和版图设计。 ...
GDS→layout CIW窗口:File → Import → Stream Translate即可 layout→GDS CIW窗口:File → Export → Stream
要过年了,首先给辛苦一年的自己说声谢谢,感谢自己一年的努力。每年到这个时候大家讨论最多的年终奖发了多少,分红多少,这就要谈一下年终考核了。个人的一点感想,没有立场,自己的今年绩效考核的思考。 ...
Matlab的Simulink生成二进制单极性非归零码数据: 100Kbps生成数据,10us一个点, Zero-Order Hold可以用来设置采样时间,如果是10us,在virtuoso里台阶会非常明显,但如果太小,比如1ns,virtuoso会报错“Time is not strictly increasing in waveform...”(理解是数据点太密,导致Tran认为两个相邻 的 时间不可区 ...
文章来源于 鲜枣课堂 ,作者 小枣君 昨天是周末,小枣君按照惯例在公司加班。 突然,我看到粉丝群里,有小伙伴发了一条消息: 一看到这条消息,我就来了劲—— 什么鬼文档,竟然会有五千多页?我们平时的文档,最多也就几百页啊…… 为了眼见为实,我赶紧私信小伙伴,要来了这份文档。 ...
中如何优化 Library Manager 的显示 主要从 cds.lib 文件去入手。 现在想把 Virtuoso 预装的库整理一下,分类到一个叫 preload 的库中。 1. 首先创建一个 preload 库,最好再把可写权限关闭 2. 接着在 cds.lib ...
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