1.简介 FPGA核心板是为大学生电子设计竞赛度身定制的低成本入门级套件。通过配合扩展板不但可以完成基本的逻辑门电路试验,还可以实现Altera公司的32位Nios2处理器IP软核。 本项目来源于原信息产业部某研究所内部前期验证FPGA外围接口电路,以及部分图象处理算法而设计。后来受到东南大学部分学 ...
在SOC设计中,利用EDA 工具设计芯片实现系统功能已经成为支撑电子设计的通用平台.并逐步向支持系统级的设计方向发展。而且,在设计过程中,越来越强调模块化设计。 SPI总线是Motorola公司提出的一个同步串行外设接口,具有接口线少、通讯效率高等特点。本文给出的是利用Verilog HDL实现的SPI总线模块,该模 ...
一、FPGA的基本结构 FPGA由6部分组成,分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。 每个单元简介如下: 1.可编程输入/输出单元(I/O单元) 目前大多数 ...
http://www.edabc.net/blog/?uid-20-action-viewspace-itemid-584 http://www.edabc.net/blog/?uid-26-action-viewspace-itemid-602 /****************************************************** A fifo controller verilog description. ...
http://www.cnemb.com/bencandy-53-40095-1.htm 分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL,Xilinx的DLL)来进行时钟的分频、倍频以及相移设计,但是,对于时钟要求不太严格的设计,通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方 ...
标签: 建立时间 保持时间 建立时间与保持时间 时钟 是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确 FPGA 设计中决定系统时 ...
http://www.cnttr.com/28719 1:华为_大规模逻辑设计指导书 资源: http://bbs.baishutang.cn/thread-6232-1-1.html 2:华为_FPGA设计流程指南 资源: http://bbs.baishutang.cn/thread-10152-1-1.html 3:华为_Vhdl设计风格和实现 资源: http://bbs.baishutang.cn/thread-10162-1-1.html 4:华为_Veril ...
交越失真:又称小信号失真,在输入信号幅度很小时,进入了输入特性的弯曲段,是乙类推挽功放电路中静态电流过小所致。方法是适当提高静态电流。小功率放大器静态电流在2-4mA(如收音机功放),大功率功放可选十多mA。 饱和失真:静态工作点过大,在信号正半周进 ...
FPGA 设计的四种常用思想与技巧(一) FPGA/CPLD 的设计思想与技巧是一个非常大的话题,由于篇幅所限,本文仅介绍一些常用的设计思想与技巧,包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意,如果能有意识地利用这些原则指导日后的设计工作,将取得事 ...
提高同步系统的运行速度 同步电路的速度是指同步时钟的速度。同步时钟愈快,电路处理数据的时间间隔越短,电路在单位时间处理的数据量就愈大。 我们先来看一看同步电路中数据传递的一个基本模型:如下图 图1 (Tco是触发器时钟到数据输出的延时;Tdelay是组合逻辑的延时 ...
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