从卓越网上买的systemverilog 的书终于到了,可以好好的开始研究一下验证这方面了
这两天一直在调试FPGA,调试了半个月后,时序采用CLASS timing ,总结了一下 ,在qsf文件中采用了以下几种约束 : 1 : 最常用的时钟约束 set _global_assignment - name FMAX_REQUIREMENT "125 MHZ" -section_id clk . 如果还有别的相关约束可以采用 ...
因为设计的产品出了问题,这两天就先不更新博客了
规范很重要 工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件 还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的 话,过一个月后调试时发现有错,回头再看自己写的代码,估计很多信号功能都忘了, 更不要说检错了;如果一个项目做了一半一个人 ...
突然发现好久没有和老婆说说话了,前两天老婆肚子疼的睡不着觉,也没有让我陪着她,想象特别自责,还是平时关心老婆不够啊,对不起,老婆,要更好的关心你了!!
前两天在论坛上看到了一个兄弟用门级电路实现 A + A +。。。。。+A ,也就是256个输入相加, 为了测试的方便,我采用了,总共采用了12个 输入相加 在spartan3下, 第一种方法是采用RTL级别,采用最简单的方法,也就是采用了11个加法 ...
不要让看法影响了做法 不要让说法影响了想法
1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。 2、OC门电路必须加上拉电阻,才能使用。 3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。 4、在COMS芯片上,为了防止静电造成损坏,不用的管脚 ...
爱你,小桃,为了我们的家,我要努力!!!
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