这两天郁闷了,第一次使用PIC单片机,做一个PIC16F688的程序,但是程序始终烧写不下去?出现的问题是: Connecting to MPLAB ICD 2 ...Connected Setting Vdd source to target ICDWarn0020: Invalid target device id (expected=0x8C, read=0x0) ...Reading ICD Product ID Running ICD Self Test ... Failed Self Te ...
#include pic.h #include "inc_pic16f1827.h" __CONFIG(INTCLK PWRTEN WDTDIS PWRTEN BOREN PWRTDIS PROTECTMCLRDIS); #definePERIOD20 // period in uS - one second here #defineXTAL4000000// crystal frequency - 4 ...
数据接口的同步方法 数据接口的同步是 FPGA/CPLD 设计的一个常见问题,也是一个重点和难点,很多设计不稳定都是源于数据接口的同步有问题。 在电路图设计阶段,一些工程师手工加入 BUFT 或者非门调整数据延迟,从而保证本级模块的时钟对上级模块数据的建立、保持时间要求。还有一些工程师为了有稳定的 ...
串并转换设计技巧 串并转换是 FPGA 设计的一个重要技巧,它是数据流处理的常用手段,也是面积与速度互换思想的直接体现。串并转换的实现方法多种多样,根据数据的排序和数量的要求,可以选用寄存器、 RAM 等实现。前面在乒乓操作的图例中,就是通过 DPRAM 实现了数据流的串并转换,而且由于使用了 DPRAM , ...
FPGA/CPLD 的设计思想与技巧是一个非常大的话题,由于篇幅所限,本文仅介绍一些常用的设计思想与技巧,包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意,如果能有意识地利用这些原则指导日后的设计工作,将取得事半功倍的效果! 乒乓操作 “ 乒乓操作 ...
许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器器之间的接口,或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间,所以,上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。 图11 给出一个多时钟系统的实例。CLK_A用以钟控REG_A,CLK_B用于钟 ...
3.多级逻辑时钟 当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时,证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在着危险。通常,我们不应该用多级组合逻辑去钟控PLD设计中的触发器。 图7 给出一个含有险象的多级时钟的例子。时钟是由S ...
无沦是用离散逻辑、可编程逻辑,还是用全定制硅器件实现的任何数字设计,为了成功地操作,可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为,并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型:全局时钟、门控时钟、多级逻辑时钟 ...
技术资料 Linux C函数之字符串处理函数 查看文章 Linux C函数之字符串处理函数 2008-11-15 02:10 字符串处理函数(13, 19) 这些函数的头文件都 ...
先在Windows下建个共享文件夹,暂时取名叫share (VM-setting-options-shared folders) 再进入虚拟机的下拉菜单VM-Install VMware Tools... 出现一个对话框,单击“install”, 安装完毕后会在Linux的桌面上出现一个光盘的图标,名叫“VMware Tools”, 然后进入mnt/cdrom,把里面那个叫“VMwareTools-5.5.0-18463.tar. ...
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