1、为啥setup计算要加上一个T? 当一个clk信号传递过来时, 前级先get到这个时钟沿并成功接收到data信号(reg1/D---reg1/Q),接下来通过一些logic cell(data path)来到后级reg2/D,等待~ (上述这些值加起来超过了时钟源clk的第一个脉冲到后级ck pin的时间) 此时clk的第一个信号已经经过reg2,所以 ...
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