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1. synchronous a. Master-slave VALID-READY Master发出"valid"表示数据准备好了, Slave发出READY的同时接受数据 Slave de-assert READY,Master看到READY为1后,也de-assert VALID b. Sink-Souce ...
1. setup violation fix a. 采用驱动能力大的cell, 牺牲了面积,换取速度 b. 加入pipeline c. 在capture clock路径上加入delay cell, 加大skew 2. hold violation fix a. 在CTS后,在数据D端加delay cell
当走线太长时,分割成几段 1. original wire 每单位长度的R,C 假设有1000个单位长度的wire, Delay = K*1000R*1000C = KRC*(10^6) 分割成10段,加9个buffer 就变成Delay = K*100R*100C+9Delay(buf) = KRC*(10^4)+9Delay(buf)
1. synchronous reset 缺点:需要clock才能完成复位 2. asynchronous reset
1. 三态门应该怎样设计? 2. 为什么CMOS latch使用传输门结构,而不实用本科学习的双与门结构? 3. latch 用于 timing borrowing 4. lock up latch
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