天气 : 晴朗 心情 : 平静 Verilog-A is a new hardware design language (HDL) for analog circuit and systems design. Verilog-A provides a new dimension of design and simulation capability for analog electronic systems. $realtime() $temperature() analysis() ...
1、在ADE中, Setup —— ModelLibreries,修改library 首先disable掉一些Section为tm的library 将param.scs的Section由3s修改为5s。 然后要添加一个library,路径为:/FdryLib/xfab/spectre/xh035/mos/xh035.scs,同时Section是mc_g: 之后library就是如上图所示了。然后在ADE中的Tools→Mont ...
今天上午在layout时,当喔准备用Assure DRC时,直接弹窗: 出现这个错误的原因: 在你的layout 中不小心调入了schematic 的 symbol。 解决办法:找到这些symbol,并且删掉这个symbol就可以了。 当layout很大时,需要怎么来找到这些子symbol的location呢,这时就需要用到Assure 的DRC指定面积来做了,先将整个lay ...
有时候Layout出来后,post-simulation的仿真结果和pre-simulation 相差较大时,需要利用指定提参的方法来定位到底是哪一个部分的layout影响了post-simulation的结果,初步排查。 首先可以整体的选择是R Only/ C Only/ RC .etc来观察是R/C的影响,这时可以在Assuure的Run RCX中选择,如下图: 然后,可以选 ...
在提参可以选择提取电容、电阻、电容和电阻等等,这样可以使用排除法,看各个参数对于电路性能的影响。
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