VCS对verilog模型进行仿真包括两个步骤: 1. 编译verilog文件成为一个可执行的二进制文件命令为:vcs source_files 2. 运行该可执行文件:./simv 类似于NC, 也有单命令行的方式:vcs source_files -R -R 命令表示, 编译后立即执行。 vcs常用的命令选项如下: -cm line|cond|fsm|tgl|obc|path 设定coverag ...
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