linux下没有隐藏文件属性这个概念,凡是以 . 开头的文件或目录,比如 .bashrc ,都是隐藏的,用 ls看不到,必须用 ls -a l或ll才能看到。 让他们转换状态,就是重命名文件…… 比如说有个.a文件,用ls -a或ll 找到它,之后用命令 mv .a a 就可以了! 如果还不明白下面有个测试可以试一下: 首先建立一个测试 ...
electron ren和大家一起学习电子!2010-10-09 09:42Post-Place Route Simulation in ISE不同阶段的仿真,需要不同的已编译的xilinx库文件:库文件的编译之需要使用ISE自身提供的compxlib.exe程序,在系统控制台输入compxlib -help就可以看到它的用法了。编译好之后修改一下modelsim.ini文件,把编译好的库引入就可以了。 ...
electron ren 和大家一起学习电子! 2010-10-09 09:42 Post-Place Route Simulation in ISE 不同阶段的仿真,需要不同的已编译的xilinx库文件: 库文件的编译之需要使用ISE自身提供的compxlib.exe程序,在系统控制台输入compxlib -help就可以看到它的用法了。编译好之后修改一下modelsim.i ...
天气 : 晴朗 心情 : 平静 VHDL 是不区分大小写的,就连关键字都不区分大小写,比如std_logic 跟STD_LOGIC是一样的 这一点跟Verilog是不一样的。
天气 : 晴朗 心情 : 平静 -- Stimulus process stim_proc: process variable t1 : time; variable t2 : time; variable period : time; -- 1/115200 = 8.68 us --!在process的名字和begin之间声明了一些变量 variable ,这些变量在begin end之间会用到 &nb ...
天气 : 晴朗 心情 : 平静 ENTITY testBaud_generator IS END testBaud_generator; --! 类似于verilog中的 module testBaud_generator; 没有声明端口,因为此模块是用于仿真的不需要端口声明,底层是要例化要访问的模块的 --! vhdl中好多地方都在关键字后面,begin前面声明一些变量和变量,例如 ARCHITECTURE behavi ...
天气 : 晴朗 心情 : 平静 使用了两年多verilog,对VHDL的语法不熟悉,甚至有些语句看不懂,尤其在查阅参考样例代码时,感觉应该学习一下。 下面把我看到的,一些东西记录一下,从学走路开始,一步一步积累。 library ieee; --! 这个是必须的,引用vhdl的ieee库。 use ieee.std_logic_unsigned.all; --! ieee库中的 ...
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