首页  |   论坛  |   搜论坛 搜资料 搜日志

TAG信息

Verilog

  • 创建者: jpruby
  • 创建时间: 2006-08-23 16:24:18
  • 总信息数: 120

相关TAG

  • 暂无相关TAG
全部信息

日志(120)

  • 奇数分频的Verilog实现

    happyhope1 发表于 2017-07-09 19:43:22

             从功能上来说,时钟分频电路主要分为整数分频和小数分频,而整数分频又分为奇数分频和偶数分频。小数分频笔者还没有了解透,所以这次在这里不做说明,等笔者后面熟练掌握了小数...

  • Vivado中将verilog代码封装成IP(转)

    菜鸟要飞 发表于 2017-05-03 09:28:07

    Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分 选择source文件先新建一个project,把要packa...

  • 节省乘法器的16位复数乘法器

    mdykj33 发表于 2017-04-12 18:57:56

    一、功能描述在FPGA中乘法器占用的资源比较多,所以为了想办法尽可能减少这一资源,本案例采用了三个实数乘法器完成四个实数乘法器才能完成的复数乘法。本案例实现16位复数乘法器的功能。二、平台效果图仿真效果图...

  • 4位流水线乘法器

    mdykj33 发表于 2017-04-12 18:54:16

    一、功能描述流水线功能好比一个加工厂在创业之初,只有一间小车间及孤军奋战的老板,那么,当他接到一张订单之后,他必然忙于完成第1张订单,而没有能力去接第2张订单。这样接订单→完成订单→接订单→……是一个...

  • 明德扬至简设计法设计的8位串行乘法器

    mdykj33 发表于 2017-04-12 18:45:14

    一、功能描述在两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。二进制乘法原理:就是左移,然后相加,根据二进制数的权位来决定左移几位,实际上乘法结果就是被乘数乘以每一位乘以模(10)的...

  • 明德扬至简设计法设计的IP核加法器

    mdykj33 发表于 2017-04-12 18:33:31

    一、功能描述在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法器...

  • 8位verilog乘法器

    mdykj33 发表于 2017-03-30 15:05:58

    明德扬至简设计法设计的8位串行乘法器,可以用最少资源实现乘法器的效果! 8位串行乘法器.rar(480 KB)

  • 基于至简设计法实现的PWM调制verilog

    mdykj33 发表于 2017-03-30 14:49:54

    一、   功能描述 脉冲宽度调制(pulse width modelation)简称PWM,利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术,广泛应用在从测量、通信到功率控制与变换的许多领域中脉冲宽...

  • 【劲爆】明德扬基于至简设计法红外接收verilog代码分享

    mdykj33 发表于 2017-02-23 11:50:27

    《基于至简设计法实现的红外接收 verilog》www.mdy-edu.com/article_cat/news_info?id=79,明德扬分享的红外接收工程,该工程甚至至简设计法实现,已经在板子上亲测可用。需要该功能的,添加verilog文件就可以使用...

  • 致新手:verilog if嵌套引风波

    飘渺仙 发表于 2017-01-20 13:26:52

    对于程序员来说为了使程序尽可能简洁明了,往往在只有一条语句时不加块语句:begin...end,以减少程序冗余。2014年当笔者初入职场,作为一个小白级的菜鸟自然也是坚定不移的秉承这个大政方针。然而,再一次程序调...