先进工艺下时序Sign-off的革命性解决方案

2017-10-30 15:08:43 来源:EETOP

原标题:Silicon Accurate TimingSign-off at Advanced Technology Nodes 

作者:董森华,华大九天产品总监,清华大学微电子所硕士毕业。 多年来专注于SoC数字后端优化方案研究,2004年起带领团队开始时钟、时序、 功耗优化方案——ICExplorer的设计研发,并将其打造成为全球信赖的高端产品。

从16nm工艺开始,芯片设计需要考虑的问题越来越多,包括Physical物理效应和时序敏感性问题等,这些问题变得越来越复杂,使得我们在做Timing Sign-off时,不能简单的再用STA(静态时序分析)来做分析,实际上需要考虑方方面面的很多问题,这些问题叠加在一起,就导致了我们的时序分析和收敛变得越来越困难。

首先我们看到,在先进工艺节点下Timing Sign-off的数据量非常大。客户经常需要几十个甚至上百个scenario来做Timing Sign-off,这是非常困难的。而且在先进工艺节点下,芯片功能也越来越多、设计规模越来越大,要求100M instances做Sign-off,所以说这是个“海量大数据”。另外,做Timing Sign-off的时候,考虑到各种各样的variation,需要加入大量的margin,但是如果每个步骤都要加margin,就会导致over-design,以至设计有时都做不下去了,芯片的PPA指标更是不能接受。

另外,在先进工艺节点下做sign-off需要考虑很多物理因素。以前要修正一个时序问题,找到一个空位插入buffer就可以了。但是在先进工艺节点下,尤其是像16nm以下就非常复杂。因为考虑到double-pattern等很多物理上的限制,不仅要找到可以放buffer的地方,还要保证放上去之后Routing能够连出来,还不能引入新的DRC,所以整个Timing Sign-off的问题就非常复杂。

华大九天根据多年的研发和在先进工艺上的经验积累,提出了几个新的概念。以前做数字电路设计用STA做sign-off之后,这个设计基本就可以tape out了。但是在先进工艺节点下这个观念要改变。STA Sign-off不等于芯片物理上的成功。为什么这么讲呢?一方面是要修正timing问题,还要保证timing-sign-off之后由于timing造成的良率问题,要考虑很多variation的问题。如果不考虑这些,sign-off之后会造成芯片不工作或者良率不好。

传统的STA算法很简单,可以理解为类似用小学的“加减乘除”去解决问题。但是在先进工艺节点下就出现了一个特别严重的问题。要知道在先进工艺节点下variation特别大,但是variation并不是一个高斯分布,它不是互相独立不相关的。如果这样做一个简单的加法,遇到非高斯分布,加起来就是错的。所以说这是一个根本性的问题,用STA的加法去处理Variation,得到的结果是错误的,或者说不准确的。另外,在先进工艺节点下计算delay,loading是一个很重要的因素。但是我们知道在先进工艺,尤其是在低电压的情况下,MOS的电容是一个非线性的状态,如果用这样一个电容来做延迟查表和计算,误差会非常大。所以,在先进工艺下,尤其是做IoT芯片设计的时候,这个timing library的正确性、完整性会非常影响精度。使用STA算出来的时序值错误率会非常高。

下图给出了用STA分析和Monte-Carlo仿真得到的结果对比。从design中提取出100条timingPaths,蓝线是用STA分析的Timing数值(没有加margin),红线是用MonteCarlo仿真的方式对时序路径做variation的分析结果。可以看到几个问题:

1、用STA和MonteCarlo方法算出来的值误差非常大;

2、如果对Timing path按仿真结果做排序,从第一条到最后一条是一个增加的趋势,但是用STA的算法算出来的值几乎是随机的,两者的一致性差很多。在这种情况下,如果用STA做timing sign-off,加margin就要非常非常悲观了这就会导致Over-design,这是一个极难解决的事情。

现在的设计量产一定要做Sensitivity Analysis,分析芯片在不同工作电压下的性能表现。下图的例子是提取1000 条paths,做电压扫描分析。可以看到在不同的电压值下,这些路径的时序表现是不一样的,而且会有非线性的状态。所以说虽然在某个电压下做了sign-off,design在加压或降压之后,timing是否还能够维持原来的状态,是存疑的。

此外,在做设计的时候经常要做工艺的评估,这是先进工艺,特别是IoT设计必做的事。就是在先进工艺下,要选择哪些单元来做design,能够保证物理芯片的良率是好的、敏感度是符合设计要求的。从图中可以看到在不同的开启电压条件下,device的频率随电压的变化实际上也是呈现出一个完全不一样的斜率。根据device电压的变化灵敏度,可以指导我们在design时选择哪些VT单元会比较好。 

综上所述,在先进工艺节点下,要保证设计成功,一方面需要一个比较好的时序收敛解决方案,能够处理很大的数据量,上百个million instances,上百个scenario来做Timing Sign-off。另外,还要考虑芯片设计中各种复杂的因素,特别是variation和sensitive相关的因素,保证良率等各方面没有问题。这对设计方法学是一个很大的挑战。 

目前SOC主要从characterized library做起,但在先进工艺节点下,SoC设计需要和更多的Foundry厂商进行更紧密的配合。同样,对Foundry厂商来说,也需要把先进工艺转给他的客户去使用,需要和更多的设计公司协作,提供更可靠的timinglibrary和工艺条件。这对设计方法学也是一个挑战。

ICE-XTime和ICE-XTop是华大九天最新的研发成果,为时序分析和收敛提供了最新的一站式解决方案。华大九天曾提出了世界上第一个支持physical-aware的时序解决方案,并帮助客户成功tape-out了世界上第一颗16nm SoC芯片。这是华大九天在时序收敛方面十年积累的成果。

下面介绍华大九天针对这些问题的解决方案。ICE产品是华大九天在业界被大多数客户一致认可的时序解决方案,这套平台已经推出了将近9年的时间,很多客户都在用。华大九天在今年上半年推出了这个系列的升级版ICE-XTime:主要功能是设计时序的大数据分析;和ICE-XTop: TimingExplorer的升级版,主要用于时序收敛。我们把这两个软件组成了一个系统解决方案,同时解决时序分析和优化的问题,可以支持上百个millioninstances,100+个scenario的design做timing sign-off;同时,对设计数据进行分析和挖掘,保障设计的良率和可靠性等。 

一、ICE-XTime的主要功能和价值:

1、帮助Foundry厂商做工艺calibration以提高model和library的精度

2、电压和温度扫描,分析design的低电压极限及工艺敏感度

3、利用快速Monte-Carlo仿真进行良率分析

4、 IR 信息反标,对Timing path进行更准确的sign-off

5、Timing calibration发现真正的critical path,消除假错

6、 避免由于OCV引入的悲观margin问题

综上所述,ICE-XTime可以帮助客户更准确的sign-off timing,同时找到真正的variation来源,并可以通过良率分析提高设计的质量。 

二、ICE-XTop的主要功能和价值:

ICE-XTop是华大九天TimingExplorer的升级版,可以更好的处理大规模数据,支持100M instances以上的hierarchy设计,100个scenario同时sign-off,支持先进工艺的设计规则。 

以下是客户在实际项目中使用XTime和XTop的一些具体事例:这个case是16nm工艺的Mobile design,30多个Million Instances,用16个scenario去做Timing sign-off,客户希望压缩timing sign-off的时间并对design进行一些有效分析。在采用了华大九天提供的解决方案之后,Timing sign-off时间从原来的45天压缩到了8天。并帮助客户做了Timing Calibration、Voltage Sweep、Fast Monte Carlo等各项分析,大大提高了sign-off效率。

 这是另一个客户的case,用了21个scenario做Timing sign-off,通过数据能够看到XTop在做Timing sign-off的收敛速度还是很快的。客户还希望知道在Timing sign-off后通过加压的方式是否能够进一步提升频率指标。以前,客户都是通过实际的tape-out做芯片加减压的验证,时间比较长,并且结果无法更改;现在是采用XTime来做分析,精度跟实测的一致性保持的非常好,大大提高了效率,并在设计周期内即可了解芯片的敏感性,可以继续提升芯片的设计质量和性能。

 

综上所述,华大九天提供的解决方案可以在先进工艺,IoT等超低压设计,提高Timing sign-off的效率和精度,并且可以对process进行各种分析,真正实现芯片设计的Silicon成功。

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