加速复杂IC开发 Cadence发表Tempus 时序Signoff方案

2013-05-27 22:26:33 来源:本站原创

在加速复杂IC开发更容易的当下,益华电脑(Cadence Design Systems, Inc.)发表 Tempus 时序 Signoff解决方案(Timing Signoff Solution),这是崭新的静态时序分析与收敛工具,精心设计让系统晶片(System-on-Chip,SoC)开发人员能够加速时序收敛,让晶片设计更快速地投入制造流程。Tempus 时序Signoff解决方案意谓全新的时序signoff工具作法,让客户能够缩短时序signoff收敛与分析,实现更快速的试产,同时创造良率更高、面积更小而且功耗更低的设计。

「在Cadence益华电脑,我们的使命是帮助客户建立绝佳、胜利的产品。」Cadence益华电脑总裁兼执行长陈立武表示:「在当今复杂SoC上达成设计收敛还要满足上市时间要求,堪称为一项艰钜的挑战。我们开发了Tempus时序signoff分析,与客户和生态系夥伴们并肩合作,克服这个挑战。」

Tempus导入的全新功能包括:市场上第一个大量普及的平行时序引擎,能够延展以利用多达数百颗CPUs;平行架构让Tempus能够分析具备数百万处理程序的设计,绝不牺牲精确度;全新的路径式分析引擎,驾驭多重核心处理能力而提高良率。Tempus具备效能优势,能够比其他解决方案更广泛地运用路径式分析;多重模式、多重角落(MMMC)分析与具备实体意识的时序收敛,巧妙地运用多重执行绪与分散式时序分析。

Tempus先进功能可处理包含数百万单元处理程序的设计,不会牺牲准确度。打从一开始便与客户密切合作,证明了在以传统流程需要耗费好几个星期的设计上,Tempus号称可在几天的时间内达成时序收敛。

「现在,时序收敛与signoff所花的时间将近整个设计实现流程的40%。传统signoff流程无法满足复杂设计时序收敛日益紧迫的要求。」Cadence益华电脑研发副总裁Anirudh Devgan表示:「Tempus代表时序 signoff 工具创新与效能的一大进步,驾驭多重处理、崭新建模技术与ECO功能,比传统流程更快速地达成signoff。」

「我们非常乐见Cadence推出静态时序分析(STA)领域的新功能。」德州仪器(Texas Instruments)处理器开发协理Sanjive Agarwala表示:「随着我们转移到更先进的制程,时序收敛会变得更困难。很高兴看到Cadence勇于承担这项挑战,提供精心设计的全新技术,克服棘手的设计收敛问题。」

Tempus预计将于2013年第三季开始供货。

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