先进制程仅靠EUV不行!台积电还有这些绝技!

2020-12-24 12:21:42 来源:semiwiki 编译:半导体行业观察、EETOP

近年来,每当我们引入一个新的先进工艺节点大家都把绝大多数注意力集中在光刻更新上引用的常用指标是每平方毫米的晶体管或高密度SRAM位单元的面积

或者可以使用透射电子显微镜TEM对薄片样品进行详细的分解分析测量鳍片节距fin pitch栅极节距gate pitch第一级金属节距metal pitch

随着关键尺寸层从193i到近紫外线EUV的转变对光刻的关注是可以理解的然而制程开发和认证涵盖了材料工程的许多方面才得以实现可靠的可制造性进而实现产品目标的充分补充具体而言制程开发工程师面临越来越严格的可靠性目标同时要实现性能和功耗的改善

在最近的IEDM会议上TSMC进行了技术演讲重点介绍了使N5工艺节点能够达到风险生产资格的开发重点本文总结了该演示文稿的重点

在SemiWiki较早的文章中我们介绍了N5的光刻和功耗/性能功能N5的重大材料差异之一是引入了高迁移率设备沟道或HMC

如文所述通过在器件沟道区域引入额外的应变可以提高N5中的载流子迁移率尽管TSMC没有提供技术细节但通过向硅沟道区或Si1-xGex中引入适量的锗pFET空穴迁移率也可能得到改善

此外优化的N5工艺节点在栅极和沟道之间结合了优化的高K金属栅极HKMG电介质堆栈从而产生了更强的电场

带隙工程对于载流子迁移率和栅极氧化物堆叠材料选择的一个非常重要的方面是确保满足可靠性目标N5可靠性鉴定的一些结果如下所示

台积电强调了N5资格测试的以下可靠性措施

  • 偏置温度稳定性bias temperature stability BTI
  • 对于pFET的NBTI和对于nFET的PBTI都表现为由于捕获的氧化物电荷而导致的器件Vt漂移正绝对值随时间的性能下降
  • 也可能导致SRAM操作的VDDmin下降
  • 热载流子注入hot carrier injection HCI
  • 电荷不对称注入到器件漏极附近的栅极氧化物中饱和工作导致载流子迁移率下降
  • 时间相关的栅极氧化物介电击穿TDDB

请注意,N5节点的目标是满足高性能和移动(低功耗)产品的要求。因此,性能下降和保持主动的SRAM VDDmin都是重要的长期可靠性标准。

TDDB 

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上图显示即使栅极电场增加TDDB的寿命也与节点N7相当

自发热Self-heating

 

FinFET器件几何结构的引入大大改变了从沟道功耗到环境ambient的热阻路径thermal resistance paths采用新的自热分析流程来更准确地计算局部结点温度通常以热图形式显示正如从N7到N5的尺寸激进缩放所预期的那样N5的自热温度升高更大如下所示

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HPC产品的设计人员需要与他们的EDA合作伙伴用die热分析工具及其产品工程团队合作以进行准确的die和系统热阻建模对于die模型有源和非有源结构都会强烈影响散热

HCI

N7和N5的nFET和pFET的热载流子注入性能下降如下所示

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请注意HCl与温度密切相关因此必须进行准确的自热分析

BTI

下面说明了pMOS NBTI可靠性分析结果以及相关的环形振荡器性能影响

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在这两种情况下可靠性分析均表明N5相对于N7具有改善的BTI特性

SRAM VDDmin

SRAM的最低工作电压VDDmin是低功耗设计的关键参数尤其是对本地存储器存储的需求不断增长时影响最低SRAM工作电压具有足够的读写裕度的两个因素是

BTI设备转移如上所示

设备Vt的统计过程变化如下所示在N7和N5中标准化为Vt_mean

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根据这两个单独的结果HTOL应力后的SRAM可靠性数据显示N5相对于N7改善了VDDmin影响

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互连线

台积电还简要介绍了N5工艺工程对Mx低级金属互连可靠性优化的重视通过改进的镶嵌沟槽衬里damascene trench liner Cu reflow步骤Mx间距的缩放比例使用EUV在N5中增加了约30%不会对电迁移失败产生不利影响也不会对线间电介质造成破坏

下图显示了N5的线到线和过孔累积击穿可靠性故障数据而N7 – N5可以按比例缩放Mx间距来承受较高的电场

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