RTL代码完全免费下载!西部数据推出两款RISC-V,内核完全免费公开!

2019-12-14 13:35:31 来源:EETOP

西部数据(Western Digital)已在其SweRV微控制器CPU 产品组合中增加了两个新的处理器内核-SweRV Core EH2和SweRV Core EL2 。并且,与过去的部分保持兼容,该公司已免费向行业提供其寄存器级(RTL)设计,可已完全免费下载使用(文末可下载)。(注:该设计是在Apache 2.0许可下授权的,Apache 2.0许可是一个非常宽松的许可,允许核心免费使用,无论是否进行了修改,许可证的要求相当少,除了要求正确的署名外,唯一值得注意的限制是第三方开发者不能使用西部数据的品牌来标记他们的产品。)。此外,该公司还推出了第一个基于以太网协议的OmniXtend缓存一致性存储器的硬件参考设计,并将该架构的管理和支持转移给了Chips Alliance。 

SweRV内核EH2是设计用于微控制器的32位有序内核。它使用9级流水线的2路超标量设计和2路同时多线程功能。从本质上讲,EH2是去年推出的EH1的性能增强版本,支持SMT,旨在使用TSMC的16 nm FinFET制造技术制造,以实现最大的PPA(功率,性能,面积)效率。EH2内核应提供6.3 CoreMark/MHz(基于Western Digital的仿真结果),高于EH1情况下的4.9 CoreMark/MHz,使用上述工艺生产时,其尺寸仅为0.067mm²(相比之下,采用28nm的EH1尺寸为为0.11mm²)。SweRV Core EH2可直接采用与EH1相同的应用程序(例如SSD控制器)。

相比之下,SweRV Core EL2的目的最小化,因为它将被用来取代控制器soc中必须尽可能小的顺序逻辑和状态机。EL2是一个32位有序内核,具有1路标量设计和四级流水线。Western Digital期望内核为0.023mm²大,并提供约3.6 CoreMarks/MHz的性能。

Western Digital表示,其所有三个SweRV内核都将在不久的将来用于其各种产品中。同时,将这些核心免费分享给其更多的人,以便更加丰富RISC-V的生态系统。

 

说到生态系统,西部数据发布了其第一款基于以太网兼容架构协议的OmniXtend缓存一致性存储器的硬件参考设计使芯片的开发人员能够在他们的设计中实现它。最初,该体系结构可用于将持久性内存连接到CPU,但也可以集成到GPUFPGA和机器学习加速器等组件中。

说到生态系统,西部数字发不了第一个硬件参考设计,它的OmniXtend缓存相干内存基于以太网兼容的fabric协议,使芯片的开发人员能够在他们的设计中实现它。该参考设计将可从Chips Alliance获得,后者还将处理OmniXtend协议的进一步开发。

西部数据的这三款RISC-V内核采用了SystemVerilog 实现,目前完整设计代码已公开,已经可以免费下载,下载方法:

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