赛灵思(Xilinx, Inc.)宣布推出三款关键连结功能IP，为3G+/4G 无线基地台提供了可编程、具弹性和高成本效益的关键建置元素。该公司的 Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP 、 JESD204 v1.1 LogiCORE IP 和 CPRI v4.1 LogiCORE IP 皆支援各种连结标准，能在开发更高容量无线设备时，协助业者克服设计挑战。
赛灵思表示，随着无线宽带数据用户数及使用需求的持续增温，现今的无线基础架构已无法满足需求。行动宽带使用者的数量在2010年已达5.6亿，预计在2015年时会增加至21亿；行动宽带网络的平均连网速度也将从2010年的1 Mbs，增加到2015年的5 Mbs。在这种情况下，赛灵思的LogiCORE IP将以更低的成本、更高的灵活度和整合度，协助业者解决系统频宽越来越高所衍生的问题。
Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP(第二代序列RapidIO v1.2 终端LogiCORE IP)符合RapidIO Trade Association的RapidIO Gen 2.2规格，也是业界首款真正的Gen 2.2软IP核心，在1x/2x/4x通道宽度下，最高可支援6.25G线路速率。全新的IP包含一个高度灵活和最佳化的Serial RapidIO实体层内核和一个逻辑(I/O)与传输层内核，并具备7系列与Virtex 6 FPGA的支援，同时搭配可配置的缓冲设计、参考时脉模块、重置模块、以及配置架构参考设计，让客户可针对特定应用灵活选择所需的功能模块。这款IP更为FPGA/CPU/DSP多重处理器的组态提供双倍的资料频宽，能在无线基础架构的系统中，建置复杂的算法和讯号处理功能，以因应持续增加的系统资料流量。
CPRI v4.1 LogiCORE IP 可支援通用公共射频界面(CPRI)标准4.2版规格，是连结无线设备控制器(REC)或基频/通道卡和一个以上无线设备单元(射频卡)的最佳方案。随着分散式基地台和云端RAN无线网络概念崛起，越来越多用户可透过无线射频获得最佳的容量与覆盖率。CPRI协定可透过远端无线单元提供分散式基地台。除此之外，IP内核提供了最佳化的建置方案，可支援无线I/Q数据、无线单元管理、以及在单一高效率协定中进行同步化。藉由7系列FPGA的支援，赛灵思CPRI v4.1 LogiCORE IP能将远端无线单元的连结力倍增至9.8G，进而能提升系统资料容量。
由于系统资料流量持续增加促使资料转换器的取样率快速提升，在这种情况下赛灵思的 JESD204B v1.1 LogiCORE IP使用1/2/4高速序列界面链路逐渐取代资料转换器的宽型平行界面，解决了各种I/O限制和PCB 板线路设计成本和复杂度的问题。JESD204 v.1.1 LogiCORE IP是业界首款符合美国电子工程设计发展联合协会(JEDEC) JESD204B标准的软IP内核，这项标准描述了序列资料界面及资料转换器和逻辑元件之间的连结协定。这款IP获得7系列FPGA的支援，能设定为JESD204B发送器连结到DAC元件，或可设定为连结到ADC元件的JESD204B接收器。
Serial RapidIO Gen 2 v1.2 LogiCORE IP、CPRI v4.1和JESD204B v1.1 LogiCORE IP核心皆包含在赛灵思的ISE Design Suite 13.3设计套件中，其中也有免费的评估版本。
