时钟数据恢复(CDR)电路广泛应用于电信、光收发器、数据存储局域网以及无线产品中，随着对于带宽的要求越来越高，以及分配和占用频谱的增加，因而在设计中，CDR技术的优势将日益突出。与此同时，供应商的产品都将系统或板级接口从并行方式转换成串行方式。
　　 时钟数据恢复(CDR)技术的产生
　　 近几年，CDR技术的应用大为增长，已超出了在处理较宽并行数据总线跨背板连接时对接收端时钟管理和数据偏斜的需求。由于这些并行数据总线信号占用较大的板尺寸并消耗较大的功率，因而它们之间的路由非常困难，故需要采用多层路由结构来处理信号和总线端接问题。除此之外，还必需解决高位宽数据总线所产生的 EMI(电磁干扰)问题。
　　 随着通信新技术的出现和电信号处理技术的改进以及要求通过FR(帧中继)-4背板、光纤和无线媒介发送电信号技术问题的问世，从而使CDR技术尤为显得重要。为确保证时钟和数据相组合的信号能同时到达，在发送端首先将时钟和数据复合的通信技术已广泛被采用并不稀罕，而关键在于如何在接收端将时钟和数据能分离开来，而这项工作须由CDR电路完成。此时，将数据从并行格式转换到串行格式或实现相反转换的产品又称为串行器/解串器。这些串行器/解串器的产品通常包含有CDR电路，用于对串行数据流的解串。
　　 本文论述的是：在高速串行通信应用中成功实现CDR技术、功能的电路结构；而在典型高速串行通信链路的概述中，又对数据是如何传输及如何从链路中重新捕获数据作分析；而在通用CDR拓扑中将讨论CDR的不同结构并分折数据链路发送端和接收端时钟基准振荡器的设计要领。
　　 高速串行通信中的时钟与数据恢复电路
　　 基本架构
　　 图1提供了高速串行通信链路的基木架构。
　　
　　

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　　 architecturr IBM糸统网络结构)网络中，基本上有两个部分：数据链路和节点。而数据链路有许多种，有一些只是简单的通过双绞线的局部网连接，还有一些包含了附加的硬件。后一种通过公共电话网络，利用ISDN、帧中、X25以及其它低层链路执协议连接到远端。。
　　 图1所示为时钟与数据恢复电路是高速串行通信链路的基木架构。图中宽带并行数据(位bl、b2、b3…bn)以频率ft到达发送串行器，数据在串行器内由并行格式转换成串行格式。串行位流至少具有n× ft的位速率，其中n为并行数据的位数。而最终频率(位速率)可能会高于ft，这取决于二个原因：其一、是否具有所规定的误码率(BER)指标，即需要按照信道的要求来编码数据从而达到所规定的误码率(BER)；其二、是否需要向CDR接收端发送额外数据。而Reed-Solomon code(里德-索罗门码)前向纠错(FEC)法和8B10B编码分别是信道编码或在CDR接收端产生额外传输数据的实例。该串行数据就绪后通过信道发送至接收器，最终到达解串器。这种基本的通信结构适用于通过光纤、空间或背板传输数据任何方式。值此，要说明的是所谓前向纠错(FEC)法就是找回传输丢失数据的方法，在损坏数据的接收端使用一个代码试图修复或校正损坏部分。这种方法避免了重新传输，节省了带宽。
　　 CDR技术应用中的定时(时钟基准振荡器VREF)非常关键，因为这关系到在系统设计中，如何驱动数据从并行格式转换成串行格式，并通过具有不确定失真的信道来传送和接收数据又保护信噪比和保持误码率(BER)指标，从而达刭尽可能减小因信号衰减对数据信号造成影响的问题。例如，在跨背板数字传输结构中系统的抖动性能是非常重要的，高速电信号穿过的距离不同(FR-4或背板)，就会导致信号电平和时间变量畸变所造成的信号衰减。其中VREF稳定性和精确度很是关键。
　　 锁相环(PLL)电路
　　 时钟-数据恢复电路的核心部分是一个锁相环(PLL)电路，图2是PLL电路的原理框图，很多情况下它是一个数字电路。
　　

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　　 图2是适用于图1所示通信链路的串行器或发送器。PLL电路包括相位检测器(PD)、滤波器(LPP)、压控振荡器(VCO)和分频器(1／n)。分频器用于向PD提供可用于比较的输入频率。按照图2这种方式，其VCO的输出与非常稳定的基准输入VREF的相位应保持—致，那末这个PLL电路的功能就是将基准频率fref乘以一个固定的系数(n)，即是一个时钟基准振荡器(为图2虚线框图)，其该基准频率fref是VCO的固有频率。大多数情况下VREF 采用基于晶体的结构，可提供较高的稳定性和精确度，并存在很高的相位噪声。此外，基准源VREF可能带有温度补偿或电压补偿，由具体的应用或系统需求决定。在基于同步光纤网络(SONET)的应用中，该基准源需要达到一定等级(例如等级3、3E或4)。因此它也可称为精密参考时钟。以上是图2适用于图1 所示通信链路的串行器或发送器的分析。
　　 而在高速串行通信链路接收端，CDR PLL电路为了恢复出时钟与数据信号则略有不同。见图3所示，时钟／数据复合信号经过缓冲器送入PLL电路，从PLL电路输出的信号被分别馈送到两个不同的通路。一路送入数据判别(DEC)电路，另一路则送入时钟恢复单元。时钟恢复单元看起来与图2中去掉1／n分频器后所示的PLL电路非常相似。从VCO 输出的时钟恢复信号作用有三：被用于DEC的采样输入；作为相位频率检测器(PD)的反馈；以及后续电路CLKrec的系统定时。而在图1所示高速串行通信链路的基木架构电路中，恢复出的时钟又被分频至并行时钟频率，用于驱动解串器。
　　

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　　 时钟基准振荡器(精密参考时钟)的设计
　　 设计思想
　　 从图2可以看出，VCO的控制电压由LPF级建立，其VCO有一个输出反馈作用并与VREF振荡器输共同作用在PD上。通常VCO或压控晶体振荡器 (VCXO)可作为环路振荡器(将图2虚线框图拓宽变成图3所示)。其主要用途是，环路振荡器跟踪输入时钟／数据(CLK/DATAin)的频率偏移。另外，它还将这个时钟提供给CDR的后续部件(解串器)。这项任务由LPF的输出完成，它既是VCO或VCXO驱动电压又是VCO或VCXO的电压控制输入。
　　 在电信、无线或数据通信的CDR应用中，收到的数据加时钟信号应该具有相对稳定的频率特性，前提是发送时钟应符合一定的精度和稳定性规范。而在接收端，设计中排除了最小和最大精度／稳定性。如果发送时钟频率预期在规定频率的±50ppm以内，接收时钟频率将至少要具有± 50ppm的频率调节能力。从设计角度考虑，频率可调节范围要大于±50ppm。扩展后的频率调节范围可补偿任何由信道或通信干扰所产生的额外信号-频率失真。
　　 尽管锁相环(PLL)电路-基准振荡器试图达到一种稳定状态-这意味着已经建立了频率锁定-这或许是电压控制输入的变化速率超出预期值时的条件。LPF带宽制约着PLL能够保持锁相的最大速率。VCO(或VCXO)的最终任务是跟踪和再生恢复时钟。当没有数据／时钟馈入CDR 时，需要CDR在规定时间内提供一个基准信号给后续通信电路(如解串器)。
　　 新型或改进的基准振荡器(精密举参考时钟)电路结构
　　 在一些应用中，采用VCO／VCXO相结合的结构，如图4所示，VCXO为虚线框所示。
　　

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　　 图4所示中，VCO/VCXO至少比普通CDR配置具备两个优势。首先，如果选择VCXO频率匹配在所期望的频率范围内，则附加的VCXO能够快速调节 VCO频率使其匹配于所期望的时钟／数据信号。例如，一个宽带的VCO为了锁住输入的数据流可能需要几千次采样，利用附加的VCXO和锁定检测电路可以确保VCO维持在一定的工作频率，在启动过程中能够给出一个可预知的锁定时间。其次，附加的VCXO在时钟／数据信号可能会丢失很长时间的应用中非常有用。没有时钟／数据信号时，系统可以在从信号损耗(LOS)中恢复出时钟／数据之前，依靠非常稳定的晶体振荡器(VREF)维持。维持性能是衡量基准时钟在一定的时间周期内维持一定精度(例如：24小时内±4。6ppm)的能力的指标。而图4中采用了MUX-moltiplexer (复用器)，该电子设备作用就是把3个(2个PD输出信号与锁定检测信号)数字信号编码在一个数字信号内，并在一个媒介(一对电线或光纤)中进行传输。
　　 结论
　　 在通信系统中存在多种时钟／数据恢复和再定时、串行器和解串器、时钟发生器以及TCXO(温度控制晶体振荡器)的解决方案。这些电路、器件或方案为设计人员开发10MHz至10GHz频率范围的产品提供了方便，可支持从GSM到OC(光载波)—192甚至更高端的应用。随着设计对宽带需求的日益增长， CDR技术已成为电信。光收发器，数据存储局域网以及无线应用的理想选择。(王朝网络 wangchao.net.cn)