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高速数字电路中的终端匹配技术
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高速数字电路中的终端匹配技术
PCB 板上的导线具有电阻、电容和电感等电气特性。当导线的阻抗与导线两端外接负载不匹配时会导致信号产生反射现象，从而引起信号完整性（SI）问题。一般来说，减少SI 问题的常用方法是在传输线上增加端接元件，这称之为终端匹配技术。本文介绍了常用的几种终端匹配技术：包括并行连接的终端匹配、串行连接的终端匹配、戴维南终端匹配、AC 终端匹配和基于二极管的终端匹配。
随着数字电路时钟速度的提高，信号完整性（SI）已成为越来越关心的问题。当电路中信号能以要求的时序、持续时间和电压幅度到达负载IC 时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。象误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。在实际的PCB 板上的导线具有电阻、电容和电感等电气特性，驱动器的输出阻抗通常小于PCB 互联信号线的特征阻抗，而PCB 互联信号线的特征阻抗一般来说也小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。在高速数字电路设计中，PCB 板线路上的电容和电感会使导线等效于一条传输线。传输线上的阻抗会使信号达不到规定的电压幅度，线路阻抗与外接负载不匹配会产生信号反射现象，这些都会引起信号完整性问题。
一般来说减少信号完整性问题的常用方法是在传输线上增加端接元件。端接元件是一些无源元件，如电阻和电容。终端匹配技术就是利用这些元件在传输线和负载间实现阻抗匹配从而防止SI 问题。电阻可以用来匹配传输线阻抗与接收器的阻抗，而电容则可以用来限制电压的变化从而削弱阻尼信号的能量。最常见的无源终端匹配技术包括并行连接的终端匹配技术、戴维南终端匹配技术、串行连接的终端匹配技术以及AC 终端匹配技术等。了解不同的终端匹配技术各自的优、缺点有助于选择适合的终端匹配技术用于PCB 板设计以控制SI问题。以下就对这几种终端匹配技术进行一个简单的介绍。
1 并连终端匹配
并联终端匹配是最简单的阻抗匹配技术, 通过一个电阻R 将传输线的末端（可能是开路，也可能是负载）接到地或者接到VCC 上。电阻R 的值必须同传输线的特征阻抗Z0 匹配，以消除信号的反射。如果R 同传输线的特征阻抗Z0 匹配，那么匹配电阻将吸收造成信号反射的能量，而不管匹配电压的值。在数字电路的设计中，返回通路上吸收的电流通常都大于电源上提供的电流。将终端匹配到VCC 可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。所以，对于50%占空比的信号而言，将终端匹配到VCC 要优于将终端匹配到地。
并联终端匹配的优势是这种类型的终端匹配方式仅需要一个额外的元器件。这种技术的缺点在于终端匹配电阻会带来直流功耗，匹配电阻的值通常为50Ω 到150Ω ，所以在逻辑高和逻辑低状态下都会有恒定的直流电流从驱动器流入驱动器的直流负载中。另外并联终端匹配也会降低信号的高输出电平。将TTL 输出终端匹配到地会降低VOH 的电平值，从而降低接收器输入端的抗噪声能力。
2 戴维南终端匹配技术
戴维南终端匹配技术也叫做双终端匹配技术，它采用两个电阻R1 和R2 来实现终端匹配。根据戴维南终端匹配设计规则，戴维南电压VTH=VR2 必须确保驱动器的IOH和IOL 电流在驱动器的性能指标范围以内。R1 通过从VCC 向负载注入电流来帮助驱动器更容易到达逻辑高状态；R2 帮助通过向地吸收电流来将驱动器下拉到逻辑低状态。当R1 和R2 的并联同信号线的特征阻抗Z0 匹配时可以加强驱动器的扇出能力，并且减小由于信号占空比的变化导致的功耗的改变。
戴维南终端匹配的优势在于终端匹配电阻仍然是作为上拉电阻和下拉电阻来使用，它能够有效地抑制信号过冲，使得信号的偏摆缩小，从而加强了系统的噪声容限。戴维南终端匹配技术同样通过向负载提供额外的电流也减轻了驱动器的负担，这部分额外的电流在大的信号摆动电压系统比如基于5V 和3.3V 的CMOS 和BiCMOS 的系统中显得尤为有益。戴维南终端匹配需要有存在着比例关系的两个电阻在VCC 和地之间有额外的线路连接，这样无论电路的逻辑状态是高还是低，都会有一个从VCC 到地的常量的直流电流，这会导致终端匹配电阻中有静态的直流功耗。与此同时，传输线上的电压也就等于三态总线上的戴维南电压，这个值接近于器件的开关阈值电压，这对于CMOS 逻辑器件来说同样会导致更高的功耗。
3 串行连接终端匹配技术
串行连接终端匹配技术是在源端的终端匹配技术。同其它类型的终端匹配技术不一样，串行连接终端匹配技术是由连接在驱动器输出端和信号线之间的一个电阻组成。驱动器输出阻抗RD 以及电阻R 值的和必须同信号线的特征阻抗Z0 匹配。在串行连接终端匹配技术中，由于信号会在传输线、串行连接匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在传输线上的电压只有信号电压的一半。而在接收端，由于传输线阻抗和接收器阻抗的不匹配，通常情况下接收器的输出阻抗更高，这会导致大约同样幅度值信号的反射，这称之为附加的信号波形。故分配在负载端的信号电压大约是驱动器输出信号电压的一半，再加上同样幅值的附加信号电压，使得接收器马上就会接收到完整的信号电压。而附加的信号电压会反向传递到驱动端，但是串行连接的匹配电阻在接收器端实现了反射信号的终端匹配，因而不会出现进一步的信号反射，从而保证了传输线上信号的完整性。
串行连接终端匹配技术的优点是这种匹配技术仅仅为每一个驱动器加入了一个电阻元件，因此相对于其它类型的电阻匹配技术来说匹配电阻的功耗是最小的，它没有为驱动器增加任何额外的直流负载，并且也不会在信号线与地之间引入额外的阻抗。串行连接的终端匹配技术的典型应用包括CMOS 到CMOS 的连接，这是由于串行连接的终端匹配电阻不会在信号传输线和地之间导入额外的阻抗。而且这种终端匹配技术也特别适合先进的CMOS 逻辑器件系列，比如FACT 和ECL 逻辑。对于FACT 器件系列来说，串行连接的终端匹配电阻增加了驱动器的输出阻抗。所以，相对于没有终端匹配的驱动器连接来说驱动器会消耗更少的功耗。
4 AC 终端匹配技术
AC 终端匹配技术也称之为RC 终端匹配技术，它是由一个电阻R 和一个电容C 组成的，电阻R 和电容C 连接在传输线的负载一端。对于AC 终端匹配来说，电阻R 的值必须同传输线的特征阻抗Z0 的值匹配才能消除信号的反射，而电容的值的挑选却十分复杂。这是因为电容值较小的话会导致RC 时间常数过小，这样一来该RC 电路就类型于一个尖锐信号沿发生器，从而引起信号的过冲与下冲；反之，较大的电容值会引入更大的功耗。信号的频率、信号占空比、以及过去的数据位模式等因素都会影响终端匹配电容的充电和放电特性，从而影响功率消耗。通常情况下，RC 时间常数大于该传输线负载延时的两倍较为理想。
AC 终端匹配技术的优势在于终端匹配电容阻断了直流通路，因此节省了可观的功率消耗，同时恰当地选取匹配电容的值，可以确保负载端的信号波形接近理想的方波，同时信号的过冲与下冲又都很小。AC 终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动，这取决于在此之前的数据模式。举例来说，一长串比较接近的数据位会导致信号传输线和电容充电到驱动器的最高输出电平的值，如果紧接着的是一个相位相反的数据位就需要花比正常情况更长的时间来确保信号跨越逻辑阈值电平。因此在设计系统时序的余量时务必将这一额外的时间考虑在内以确保设计的系统能够正常运作。
5 肖特基二极管终端匹配
肖特基二极管终端匹配技术也称之为二极管终端匹配技术，由两个肖特基二极管组成。传输线末端的信号反射，导致负载输入端上的电压升高超过VCC 和二极管D1 的正向偏值电压，使得该二极管正向导通连接到VCC 上，从而将信号的过冲嵌位在VCC 和二极管的阈值电压的和上。同样，连接到地上的二极管D2 也可以将信号的下冲限制在二极管的正向偏置电压上。因为二极管不会吸收任何的能量，仅仅只是将能量导向电源或者是地，传输线上就会出现多次的信号反射。由于能量会通过二极管到电源和二极管到地的消耗，信号的反射会逐渐衰减，能量的损耗限制了信号反射的幅度，以维持信号的完整性。
二极管器件作为终端匹配元件时对于信号的性能具有很重要的作用。较高的开启时间TON 会导致信号下冲；较高的正向偏值电压VF会产生时间上的抖动；较高的反向恢复时间TRR 会提升信号的上升时间TR。同时多次信号反射的存在可能会影响后续信号的波形，所以必须验证二极管在开关频率上的响应。所以要想发挥二极管终端匹配技术的这种优势可以采用具有较小的TON、VF 和TRR 的二极管作为终端匹配元件来保持信号的完整性。而肖特基二极管具备以上的特征。相对于传统的终端匹配技术，二极管终端匹配技术的一个优势就是无须考虑匹配。所以，当传输线的特征阻抗Z0 不清楚时，比较适合采用这种匹配技术。如果连接到传输线的负载是容性负载，那么可以有效地降低特征阻抗Z0。特征阻抗Z0 的变化不会影响到这种类型的终端匹配技术。同时，在肖特基二极管上的动态导通电阻上消耗的功耗远远小于任何电阻类型终端匹配技术的功率消耗。
6 终端匹配技术的实际应用
以上介绍的几种终端匹配技术目前在高速数字电路的设计中已经被广泛的应用，例如：在我们开发的DSP 模块板上，两个SHARC 之间的LINK 通讯就采用了串行连接终端匹配技术；在开发的VME 总线背板上，连接所有背板上插槽的VME 总线的控制信号、数据信号和地址信号都采用了戴维南终端匹配技术，这些终端匹配技术的运用有效的解决了信号完整性问题，使最终的产品达到了设计的要求。选用合适的终端匹配技术是数字系统性能稳定的关键要素之一。不合适的终端匹配技术可能导致信号振荡和阶梯效应，而这些效应的出现都会引起负载误触发从而导致最终数据的错误，造成整个系统的不稳定甚至瘫痪。
随着数字电路时钟速度的提高，信号完整性（SI）已成为越来越关心的问题。当电路中信号能以要求的时序、持续时间和电压幅度到达负载IC 时，该电路就有很好的信号完整性。当信号不能正常响应时，就出现了信号完整性问题。象误触发、阻尼振荡、过冲、欠冲等信号完整性问题会造成时钟间歇振荡和数据出错。在实际的PCB 板上的导线具有电阻、电容和电感等电气特性，驱动器的输出阻抗通常小于PCB 互联信号线的特征阻抗，而PCB 互联信号线的特征阻抗一般来说也小于接收器的输入阻抗。这种阻抗的不连续性就会导致设计系统中信号反射的出现。在高速数字电路设计中，PCB 板线路上的电容和电感会使导线等效于一条传输线。传输线上的阻抗会使信号达不到规定的电压幅度，线路阻抗与外接负载不匹配会产生信号反射现象，这些都会引起信号完整性问题。
一般来说减少信号完整性问题的常用方法是在传输线上增加端接元件。端接元件是一些无源元件，如电阻和电容。终端匹配技术就是利用这些元件在传输线和负载间实现阻抗匹配从而防止SI 问题。电阻可以用来匹配传输线阻抗与接收器的阻抗，而电容则可以用来限制电压的变化从而削弱阻尼信号的能量。最常见的无源终端匹配技术包括并行连接的终端匹配技术、戴维南终端匹配技术、串行连接的终端匹配技术以及AC 终端匹配技术等。了解不同的终端匹配技术各自的优、缺点有助于选择适合的终端匹配技术用于PCB 板设计以控制SI问题。以下就对这几种终端匹配技术进行一个简单的介绍。
1 并连终端匹配
并联终端匹配是最简单的阻抗匹配技术, 通过一个电阻R 将传输线的末端（可能是开路，也可能是负载）接到地或者接到VCC 上。电阻R 的值必须同传输线的特征阻抗Z0 匹配，以消除信号的反射。如果R 同传输线的特征阻抗Z0 匹配，那么匹配电阻将吸收造成信号反射的能量，而不管匹配电压的值。在数字电路的设计中，返回通路上吸收的电流通常都大于电源上提供的电流。将终端匹配到VCC 可以提高驱动器的能力，而将终端匹配到地则可以提高地上的吸收能力。所以，对于50%占空比的信号而言，将终端匹配到VCC 要优于将终端匹配到地。
并联终端匹配的优势是这种类型的终端匹配方式仅需要一个额外的元器件。这种技术的缺点在于终端匹配电阻会带来直流功耗，匹配电阻的值通常为50Ω 到150Ω ，所以在逻辑高和逻辑低状态下都会有恒定的直流电流从驱动器流入驱动器的直流负载中。另外并联终端匹配也会降低信号的高输出电平。将TTL 输出终端匹配到地会降低VOH 的电平值，从而降低接收器输入端的抗噪声能力。
2 戴维南终端匹配技术
戴维南终端匹配技术也叫做双终端匹配技术，它采用两个电阻R1 和R2 来实现终端匹配。根据戴维南终端匹配设计规则，戴维南电压VTH=VR2 必须确保驱动器的IOH和IOL 电流在驱动器的性能指标范围以内。R1 通过从VCC 向负载注入电流来帮助驱动器更容易到达逻辑高状态；R2 帮助通过向地吸收电流来将驱动器下拉到逻辑低状态。当R1 和R2 的并联同信号线的特征阻抗Z0 匹配时可以加强驱动器的扇出能力，并且减小由于信号占空比的变化导致的功耗的改变。
戴维南终端匹配的优势在于终端匹配电阻仍然是作为上拉电阻和下拉电阻来使用，它能够有效地抑制信号过冲，使得信号的偏摆缩小，从而加强了系统的噪声容限。戴维南终端匹配技术同样通过向负载提供额外的电流也减轻了驱动器的负担，这部分额外的电流在大的信号摆动电压系统比如基于5V 和3.3V 的CMOS 和BiCMOS 的系统中显得尤为有益。戴维南终端匹配需要有存在着比例关系的两个电阻在VCC 和地之间有额外的线路连接，这样无论电路的逻辑状态是高还是低，都会有一个从VCC 到地的常量的直流电流，这会导致终端匹配电阻中有静态的直流功耗。与此同时，传输线上的电压也就等于三态总线上的戴维南电压，这个值接近于器件的开关阈值电压，这对于CMOS 逻辑器件来说同样会导致更高的功耗。
3 串行连接终端匹配技术
串行连接终端匹配技术是在源端的终端匹配技术。同其它类型的终端匹配技术不一样，串行连接终端匹配技术是由连接在驱动器输出端和信号线之间的一个电阻组成。驱动器输出阻抗RD 以及电阻R 值的和必须同信号线的特征阻抗Z0 匹配。在串行连接终端匹配技术中，由于信号会在传输线、串行连接匹配电阻以及驱动器的阻抗之间实现信号电压的分配，因而加在传输线上的电压只有信号电压的一半。而在接收端，由于传输线阻抗和接收器阻抗的不匹配，通常情况下接收器的输出阻抗更高，这会导致大约同样幅度值信号的反射，这称之为附加的信号波形。故分配在负载端的信号电压大约是驱动器输出信号电压的一半，再加上同样幅值的附加信号电压，使得接收器马上就会接收到完整的信号电压。而附加的信号电压会反向传递到驱动端，但是串行连接的匹配电阻在接收器端实现了反射信号的终端匹配，因而不会出现进一步的信号反射，从而保证了传输线上信号的完整性。
串行连接终端匹配技术的优点是这种匹配技术仅仅为每一个驱动器加入了一个电阻元件，因此相对于其它类型的电阻匹配技术来说匹配电阻的功耗是最小的，它没有为驱动器增加任何额外的直流负载，并且也不会在信号线与地之间引入额外的阻抗。串行连接的终端匹配技术的典型应用包括CMOS 到CMOS 的连接，这是由于串行连接的终端匹配电阻不会在信号传输线和地之间导入额外的阻抗。而且这种终端匹配技术也特别适合先进的CMOS 逻辑器件系列，比如FACT 和ECL 逻辑。对于FACT 器件系列来说，串行连接的终端匹配电阻增加了驱动器的输出阻抗。所以，相对于没有终端匹配的驱动器连接来说驱动器会消耗更少的功耗。
4 AC 终端匹配技术
AC 终端匹配技术也称之为RC 终端匹配技术，它是由一个电阻R 和一个电容C 组成的，电阻R 和电容C 连接在传输线的负载一端。对于AC 终端匹配来说，电阻R 的值必须同传输线的特征阻抗Z0 的值匹配才能消除信号的反射，而电容的值的挑选却十分复杂。这是因为电容值较小的话会导致RC 时间常数过小，这样一来该RC 电路就类型于一个尖锐信号沿发生器，从而引起信号的过冲与下冲；反之，较大的电容值会引入更大的功耗。信号的频率、信号占空比、以及过去的数据位模式等因素都会影响终端匹配电容的充电和放电特性，从而影响功率消耗。通常情况下，RC 时间常数大于该传输线负载延时的两倍较为理想。
AC 终端匹配技术的优势在于终端匹配电容阻断了直流通路，因此节省了可观的功率消耗，同时恰当地选取匹配电容的值，可以确保负载端的信号波形接近理想的方波，同时信号的过冲与下冲又都很小。AC 终端匹配技术的一个缺点是信号线上的数据可能出现时间上的抖动，这取决于在此之前的数据模式。举例来说，一长串比较接近的数据位会导致信号传输线和电容充电到驱动器的最高输出电平的值，如果紧接着的是一个相位相反的数据位就需要花比正常情况更长的时间来确保信号跨越逻辑阈值电平。因此在设计系统时序的余量时务必将这一额外的时间考虑在内以确保设计的系统能够正常运作。
5 肖特基二极管终端匹配
肖特基二极管终端匹配技术也称之为二极管终端匹配技术，由两个肖特基二极管组成。传输线末端的信号反射，导致负载输入端上的电压升高超过VCC 和二极管D1 的正向偏值电压，使得该二极管正向导通连接到VCC 上，从而将信号的过冲嵌位在VCC 和二极管的阈值电压的和上。同样，连接到地上的二极管D2 也可以将信号的下冲限制在二极管的正向偏置电压上。因为二极管不会吸收任何的能量，仅仅只是将能量导向电源或者是地，传输线上就会出现多次的信号反射。由于能量会通过二极管到电源和二极管到地的消耗，信号的反射会逐渐衰减，能量的损耗限制了信号反射的幅度，以维持信号的完整性。
二极管器件作为终端匹配元件时对于信号的性能具有很重要的作用。较高的开启时间TON 会导致信号下冲；较高的正向偏值电压VF会产生时间上的抖动；较高的反向恢复时间TRR 会提升信号的上升时间TR。同时多次信号反射的存在可能会影响后续信号的波形，所以必须验证二极管在开关频率上的响应。所以要想发挥二极管终端匹配技术的这种优势可以采用具有较小的TON、VF 和TRR 的二极管作为终端匹配元件来保持信号的完整性。而肖特基二极管具备以上的特征。相对于传统的终端匹配技术，二极管终端匹配技术的一个优势就是无须考虑匹配。所以，当传输线的特征阻抗Z0 不清楚时，比较适合采用这种匹配技术。如果连接到传输线的负载是容性负载，那么可以有效地降低特征阻抗Z0。特征阻抗Z0 的变化不会影响到这种类型的终端匹配技术。同时，在肖特基二极管上的动态导通电阻上消耗的功耗远远小于任何电阻类型终端匹配技术的功率消耗。
6 终端匹配技术的实际应用
以上介绍的几种终端匹配技术目前在高速数字电路的设计中已经被广泛的应用，例如：在我们开发的DSP 模块板上，两个SHARC 之间的LINK 通讯就采用了串行连接终端匹配技术；在开发的VME 总线背板上，连接所有背板上插槽的VME 总线的控制信号、数据信号和地址信号都采用了戴维南终端匹配技术，这些终端匹配技术的运用有效的解决了信号完整性问题，使最终的产品达到了设计的要求。选用合适的终端匹配技术是数字系统性能稳定的关键要素之一。不合适的终端匹配技术可能导致信号振荡和阶梯效应，而这些效应的出现都会引起负载误触发从而导致最终数据的错误，造成整个系统的不稳定甚至瘫痪。
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