【转载】Tessent DFT

上一篇 / 下一篇  2017-06-22 14:11:22 / 个人分类:dft

Tessent-芯片测试和良率分析的全面解决方案





 
Tessent解决方案对设计的各个方面进行完备测试,以确保实现高质量的产品和成本控制。 

主要优点: 
  • 对数字电路、存储器、混合信号电路以及I/O拥有完整的测试解决方案,以达到最小DPM 
  • 诊断驱动的良率分析方案能显著缩短发现良率损失根源的时间 
  • 交互式的调试解决方案大大提高了调试被测芯片的效率 
  • 自动的层次化测试流程确保对设计计划影响的最小化 

主要特性: 
  • 提供贯穿产品生命周期的完整测试,从晶圆、封装测试、老化、在系统和现场测试 
  • 对测试压缩、内建逻辑自测试、内建存储器自测试以及边界扫描拥有一流的解决方案 
  • 独有的针对SerDes和PLL的嵌入式测试和特性测试解决方案 
  • 使用物理版图数据来改善测试和良率分析 
  • 紧密整合测试和良率分析解决方案


完整的芯片测试解决方案 

Mentor Graphics Tessent系列产品提供了一套完整的芯片测试和良率分析的平台以解决当今SoC测试、调试以及良率改善面临的挑战。在保证每个测试环节都是一流的解决方案的基础上,Tessent把它们集成到一个更强大的测试流程中来确保整个芯片的覆盖率。 


灵活的测试解决方案 
Tessent产品线的灵活性使得高质量的测试贯穿于整个产品生命周期——从晶圆、封装测试到老化、在系统及现场测试。通过挖掘扫描测试的结构化特性、BIST方法学并使之与物理特性相关联,从而达到精确的良率分析。 

逻辑测试 

先进设计技术使用的同时也给SoC逻辑部分要达到高质量的测试带来了明显的挑战。为了应对这些挑战,Mentor Graphics提供了业界最强大的逻辑测试解决方案:Tessent Scan(DFTAdvisor)、Tessent TestKompress、Tessent LogicBIST以及Tessent Fastscan. 这些解决方案已经存在超过十年以上,有数以千计的设计成功流片,以及成功使用压缩和更少向量方法的高质量测试案例。同时,它们提供最大的灵活性以达到测试时间与测试质量的最有效优化。

 




 
Tessent Scan (DFTAdvisor)测试综合 

在可测性设计之中,相当重要的一步工作就是诸如SCAN(扫描电路)、test point(测试点)以及其它test logic(测试逻辑)的插入。这些测试电路直接插入于用户设计之中,但不影响正常逻辑功能,只有当测试工作模式下才真正起到作用。同时,这些电路的插入是structural test(结构化测试)非常关键的步骤。Tessent Scan (DFTAdvisor) 测试综合工具自动插入测试结构电路,支持全扫描或部分扫描的测试逻辑,能够自动识别电路中的时序单元并自动转换成可扫描的单元,并能够把电路中可扫描的单元串接成扫描链,从而大大增强了IC和ASIC设计的可测试性。此外,利用它在设计过程的早期阶段进行可测性分析,在测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题,尽可能提高ATPG的效率并缩短测试开发的周期。 下图则显示了利用工具进行Wrapper Chain的插入情况。



 



Tessent FastScan自动测试向量生成(ATPG) 
Tessent FastScan为全扫描IC设计或规整的部分扫描设计生成高质量的测试向量。Tessent FastScan支持所有主要的故障类型,它不仅可以对常用的Stuck-at模型生成测试向量,还可以针对关键时序路径、transition模型生成at-speed测试向量、针对IDDQ模型生成IDDQ测试向量、针对纳米级工艺的桥接故障生成Bridge测试向量。此外Tessent FastScan还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。 



Tessent TestKompress提供嵌入式压缩引擎的ATPG生成 

众所周知,Tessent FastScan可以提供高覆盖率、自动压缩的高质量的测试向量。而且随着工具本身算法引擎的技术更新,测试向量的质量有了更大的进步。然而,伴随着测试质量与at-speed测试逐渐成为标准,测试数据的容量过大成为令人困扰的问题。因为,为追求测试质量,测试向量变得愈来愈大,以至于超过了自动测试设备(ATE)的存储容量限制。Tessent TestKompress正是为解决这样恼人的问题而出现的。 


Tessent TestKompress的EDT(Embedded Deterministic Test)算法使它在ATPG领域拥有无以伦比的技术优势,它在保证测试质量的前提下显著地(目前可达到100倍)压缩测试向量数目,从而大大提高产品测试速度,降低测试成本。它提供的嵌入式压缩引擎模块是一个通用IP,可以很方便地集成到用户的设计。 


Tessent TestKompress基于拥有专利的EDT测试技术,能够提供极为有效的测试向量压缩。在不损失任何测试覆盖率的情况下,Tessent TestKompress可以达到100倍的测试时间与测试向量大小的压缩。对于ATE来说,这些经过压缩的测试向量仍然与未压缩向量的工作方式完全相同,然而对于测试仪存储器的占有量却大幅减少,同时获得了更快的测试时间。通过Tessent TestKompress产生的测试向量,可以保存为WGL、STIL等多种格式。 


 



Tessent LogicBIST 业界领先的逻辑内建自测试解决方案 

Mentor Graphics Tessent LogicBIST是业界主要的内嵌测试解决方案,以用于测试集成电路的数字逻辑单元。Tessent LogicBIST是不需要测试向量的高质量逻辑测试解决方案,能够实现全面的内核级测试交接,完全贯穿产品生命周期的测试重用,快速健全的制造测试交接,以及快速完成测试。 

Tessent BoundaryScan 全面的边界扫描及I/O测试解决方案 

Mentor Graphics Tessent BoundaryScan是针对边界扫描单元、嵌入式测试及芯片I/O诊断相关控制逻辑的产生和集成,以及IC间板级互联的测试和诊断的完备解决方案。Tessent BoundaryScan提供了一套完整的自动化解决方案,可为任意大小或复杂的IC添加标准边界扫描的支持,减少IC工程师开发的工作量并加快产品上市。 


Tessent BoundaryScan支持标准的1149.1边界扫描单元、1149.1定制边界扫描单元以及可选的用于驱动交流耦合差分I/O单元的1149.6边界扫描单元。同时针对非接触式I/O测试也提供了独特的基于1149.1标准的解决方案。 


边界扫描单元可以通过基于IEEE1149.1(JTAG)和IEEE1149.6(ACJTAG)协议的测试访问端口(TAP)来访问。边界扫描单元在包括所有封装级的制造测试、硅片调试以及系统验证的整个IC生命周期都可被访问。因此,I/O单元故障及IC间板级互联问题都可以在发货之前被侦测,减少现场支持的开销,并增加客户的满意度。 


1149.1标准使得I/O单元可以快速有效的测试,且内部逻辑测试可使用较少管脚的测试仪,这不仅可减少测试开销,同时可改善良率。 


 

Tessent BoundaryScan边界扫描链插入 



Tessent MemoryBIST 内嵌存储器测试 

SoC设计中的内嵌存储器在很多设计中已经占用了超过一半以上的面积,并且存储器的数量和结构的种类也都有显著地增加。更复杂的是芯片中又引入了多时钟域和电源岛的设计。Tessent MemoryBIST可在RTL或门级分析设计,识别设计需求和拓扑结构,决定BIST控制器所需的数目,并可对控制器和存储器进行分组且灵活地设置为串行或并行测试。设计者可以选择将存储器测试算法以硬件实现或者编程实现一个新的算法。 显著提高良率的最有效的一种方法是使用冗余资源以及片上电熔丝进行存储器修复。针对当下常用的存储器和电熔丝IP,Tessent MemoryBIST提供了一套完整的存储器修复策略。 


层次化基础结构 

Tessent MemoryBIST提供了一整套用于在速测试、算法以及内嵌存储器修复的技术方案。该解决方案的结构是层次化的,允许把BIST和自修复能力像在顶层一样添加到独立的内核中去。 


片上产生的算法测试向量可以实际时钟频率传输到存储器。Tessent MemoryBIST控制器是可配置的,用以支持多种不同的存储器种类、存储器时序接口与存储器端口。控制器可通过使用IEEE1149.1和IEEE1500协议的TAP(测试访问端口)接口或者特殊CPU接口实现访问与可控。与此同时,该控制器在包括诸如制造测试,硅片调试以及系统验证的整个集成电路生命周期内都可以进行读写访问。 


Tessent MemoryBIST具有独特全面的自动化流程,该流程可以提供在RTL或门级的设计规则检查、测试计划、集成以及验证。所有由Tessent MemoryBIST产生的测试能力都完全被Tessent SiliconInsight 交互诊断工具所支持。 


Tessent MemoryBIST内嵌存储器自测试和修复



MacroTest针对小规模内嵌存储器的测试 

当大量的小型存储器或寄存器阵列遍布在设计之中时,而这些存储器有可能是时序或面积敏感的,MacroTest可以提供一种特殊的,区别与传统的存储器内建自测试(BIST)的测试方法来解决针对这些测试对象的可测性问题。MacroTest通过将模块级的测试向量自动地转换为其周边SCAN链中的scan测试向量,从而极大地节省了测试时间与测试逻辑设计。最为引人注目的就是,MacroTest不需要添加任何测试逻辑,完全基于现有的scan电路结构,因此不会对设计带来任何面积开销与时序影响。同时,MacroTest可实现at-speed测试,进一步地改善测试质量。 


Tessent ScanPro 在速层次化扫描测试 

Mentor Graphics Tessent ScanPro作为Tessent TestKompress和Tessent FastScan解决方案的补充,提供了一个易于插入层次化扫描和用于在速测试时钟控制结构以及有效测试重用的环境。完全自动化和集成化的分析、插入以及测试生成流程确保对设计进度造成很少影响。该流程支持任意Tessent TestKompress和任意芯片中Tessent LogicBIST IP组合的集成,允许最大化灵活运用以实现最有效测试时间和质量的优化。 


Tessent ScanPro提供了一套自动流程,设计者可以方便地把层次化测试结构集成进RTL或者门级网表中去。该测试结构包括压缩结构以及BIST的所有格式。这些资源可以在芯片级通过IEEE 1149.1 TAP以及在每个逻辑Core边界的IEEE 1500测试接口被层次化地访问。该流程同时提供了对ATPG和BIST规则的RTL检查、一站式测试IP产生和集成以及所有测试向量的自动化产生。 


Tessent ScanPro提供了层次化结构体系来规模化设计尺寸、速度和功耗。该结构体系的关键组件是在测试阶段有效隔离每个内核。内核级示意图显示了专利性隔离技术,该技术组合已有寄存器(共享隔离寄存器)和额外添加的寄存器(专业隔离寄存器)来把设计划分成独立的内核单元,而只有很小的面积消耗,对性能没有任何影响。在或靠近内核边缘的已有功能寄存器都有可能被用作提供隔离的点。控制逻辑被加载进来以确保这些寄存器在扫描测试时不会捕获从内核外部捕获数据。有时需要额外的寄存器来隔离那些没有靠近功能寄存器的内核管脚。 



混合信号测试 

Tessent混合信号解决方案为PLL,DLL和multi-Gb/s SerDes提供了完整的、参数化的嵌入式测试提供了完善的技术手段。该解决方案可以测量波形、多种类型的抖动以及其它重要的性能参数。该解决方案基于无限时间分辨率分析(ULTRA)专利技术,此技术能帮助许多用户设计工作在超过10GHz的频率之上。

 


Tessent SiliconInsight 测试提交、调试和特性分析 

Tessent SilliconInsight为包含Tessent BIST的器件减少了测试和芯片bring-up时间。该软件为ATE和工作台环境提供了交互式实验、调试与特性分析方法。 

Tessent SiliconInsight交互环境 

随着设计越来越复杂,缩短芯片提交阶段的时间关键在于把芯片交付到客户手中。理解在什么样的情况下芯片失效以及有效隔离问题,将帮助设计、测试和DFT工程师加速调试和特性分析方法的时间。 


Mentor Graphics Tessent SiliconInsight解决方案提供了一个自动化的交互环境,用于测试提交、调试和包含Tessent BIST能力的器件的硅片特性分析方法。Tessent SiliconInsight大大增加了芯片设计者和测试工程师在芯片测试、调试以及快速上市的生产力。 

Tessent YieldInsight & Tessent Diagnosis诊断驱动的良率分析 
在一个新产品的改进当中,可能需要花费几周甚至几个月来确认导致低良率的根源。Tessent YieldInsight提供了先进的统计分析和数据挖掘技术来补充Tessent Diagnosis的自动化诊断能力。利用生产制造测试结果和设计数据,该方案帮助IC制造者可以在物理失效分析前识别造成所有规则缺陷的可能原因。该工具显著缩短了发现良率低下根源的时间,同时能识别更多其它本身无法侦测的良率限制因素。

转载地址:http://www.acconsys.com/products/441/


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  • 更新时间: 2017-07-20

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