quartus中关于例化ram并初始化的相关问题

上一篇 / 下一篇  2012-02-03 17:14:37 / 个人分类:verilog

最近在做实验的过程中,发现一个小问题。
如图1所示,将设计相关的源代码单独放在一个文件夹(source_code)里,将modelsim仿真的工程文件单独放一个文件夹(modelsim)中,将quartus工程文件单独放在(quartus)中,将激励文件单独放在(exitoryinput)文件夹中。这样在不涉及ram初始化的时候,所有的仿真都能正确地进行。但是,当用激励文件夹中的文件初始化例化的ram时,会是不是的提示无法例化,弹出“******地址无法写……………………”之类的对话框。
当把源代码 和相应的工程放在同一个文件夹中时,上面错误就没了,能正确的完成初始化,并进行仿真。


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