前的准备:
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
2 Cell名称不能以数字开头.否则无法做DRACULA检查.
3 布局前考虑好出PIN的方向和位置
4 布局前分析电路，完成同一功能的MOS管画在一起
5 对两层金属走向预先订好。一个图中栅的走向尽量一致，不要有横有竖。 半导体,芯片,集成电路,
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6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意
这点.
7 在正确的路径下(一般是进到~/opus)打开icfb.
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
9 将不同电位的N井找出来.

布局时注意:
10 更改原理图后一定记得check and save
11 完成每个cell后要归原点
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意)；各DEVICE的尺寸是否和原理图一至。
一般在拿到原理图之后，会对布局有大概的规划，先画DEVICE，(DIVECE之间不必用最小间距,根据经验
考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端
从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
13 如果一个cell调用其它cell，被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来，要打
上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。
14 尽量用最上层金属接出PIN。
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
16 金属连线不宜过长；
17 电容一般最后画，在空档处拼凑。
18 小尺寸的mos管孔可以少打一点.
19 LABEL标识元件时不要用y0层，mapfile不认。
20 管子的沟道上尽量不要走线;M2的影响比M1小.
21 电容上下级板的电压注意要均匀分布；电容的长宽不宜相差过大。可以多个电阻并联.
22 多晶硅栅不能两端都打孔连接金属。
23 栅上的孔最好打在栅的中间位置.
24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
25 一般打孔最少打两个
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻
值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
27 薄氧化层是否有对应的植入层
28 金属连接孔可以嵌在diffusion的孔中间.
29 两段金属连接处重叠的地方注意金属线最小宽度
30 连线接头处一定要重叠，画的时候将该区域放大可避免此错误。
31 摆放各个小CELL时注意不要挤得太近，没有留出走线空间。最后线只能从DEVICE上跨过去。
32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
35 连接Esd电路的线不能断，如果改变走向不要换金属层
37 PAD和ESD最好使用M1连接，宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上
打。
38 PAD与芯片内部cell的连线要从ESD电路上接过去。
39 Esd电路的SOURCE放两边，DRAIN放中间。
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于
50um,中间加NWELL,打上NTAP.
43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路？上拉P管的D/G均接VDD,S接PAD;
下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
45 摆放ESD时nmos摆在最外缘,pmos在内.
46 关于匹配电路，放大电路不需要和下面的电流源匹配。什么是匹配？使需要匹配的管子所处的光
刻环境一样。 匹配分为横向，纵向，和中心匹配。
1221为纵向匹配，12为中心匹配（把上方1转到下方1时，上方2也达到下方2位置）21 中心匹配最佳。

47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式
最佳.
48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个
poly gate的间距等于poly gate之间的间距.
49 电阻的匹配，例如1，2两电阻需要匹配，仍是1221等方法。电阻dummy两头接地vssx。

50 Via不要打在电阻体,电容(poly)边缘上面.
51 05工艺中resistor层只是做检查用

52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
54 电容的匹配，值，接线，位置的匹配。
55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.
56 关于powermos
a.) powermos一般接pin，要用足够宽的金属线接，
b.) 几种缩小面积的画法。
c.) 栅的间距？无要求。栅的长度不能超过100um
57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存
在大电流通过的情况).
58 金属层dummy要和金属走向一致，即如果M2横走，M2的dummy也是横走向
59 低层cell的pin,label等要整齐,and不要删掉以备后用.
60 匹配电路的栅如果横走，之间连接用的金属线会是竖走，用金属一层，和规定的金属走向一致。
61 不同宽度金属连接的影响？整个layout面积较大时影响可忽略.
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs
检查的每一步快;反之,lvs会比drc快.
64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属
宽度不要超过10,即一行最多8个孔(06工艺)
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
67 如果w=20,可画成两个w=10mos管并联
68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.

出错检查:
69 DEVICE的各端是否都有连线；连线是否正确；
70 完成布局检查时要查看每个接线的地方是否都有连线，特别注意VSSX，VDDX
71 查线时用SHOTS将线高亮显示，便于找出可以合并或是缩短距离的金属线。
72 多个电阻（大于两根）打上DUMMY。保证每根电阻在光刻时所处的环境一样，最外面的电阻的
NPIM层要超出EPOLY2 0.55 um，即两根电阻间距的一半。
73 无关的MOS管的THIN要断开，不要连在一起
74 并联的管子注意漏源合并，不要连错线。一个管子的源端也是另一个管子的源端
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.

76 大CELL不要做DIVA检查,用DRACULE.
77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.

78 消除电阻dummy的lvs报错，把nimp和RPdummy层移出最边缘的电阻，不要覆盖dummy

79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处
报错.要在拐角处加宽金属线.
80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免
改错影响lvs不通过,旧版图也被保存下来了.
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高
层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.

容易犯的错误 :
84 电阻忘记加dummy ,
85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破
坏.
86 使用strech功能时错选.每次操作时注意看图左下角提示.
87 Op电路中输入放大端的管子的衬底不接vddb/vddx.
88 是否按下capslock键后没有还原就操作

节省面积的途径:
89 电源线下面可以画有器件.节省面积.
90 电阻上面可以走线，画电阻的区域可以充分利用。
91 电阻的长度画越长越省面积。
92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.
93 做新版本的layout图时，旧图保存，不要改动或删除。减小面积时如果低层CELL的线有与外层
CELL相连，可以从更改连线入手，减小走线面积。
94 版图中面积被device，device的间隔和走线空间分割。减小面积一般从走线空间入手，更改
FLOORPLAN。