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MATLAB代做|基于FPGA的高速数据采集卡的设计

已有 14103 次阅读| 2018-3-11 14:45 |系统分类:芯片设计

在北斗导航系统中,基于软件无线电思想设计的软件导航接收机包括硬件前端、中频信号处理、导航解算。经大气传播的导航卫星信号到达接收机天线,由射频前端对它进行放大、下变频、滤波、采样、量化处理后,得到数字中频信号。当导航卫星信号经过下变频、滤波之后,再对其进行采样、量化,得到一个高速的数字信号,为了便于采集导航中频信号以作为基带处理芯片的输入,需要一个高速的数据采集卡完成数据的采集工作。因此,一个高速的数字信号存储模块就是完成导航中频信号采集必不可少的一部分。本文利用缓存、串并转换实现数据降速,然后采用低速设备完成高速数据的存储工作。整体分为两个模块,数据分流存储模块和数据整合模块。数据分流存储模块是通过借助缓存实现数据的存储;数据整合模块是将在数据存储时打乱的数据整合到一起。固态硬盘的成本比较高,所以论文选择用SD卡作为数据存储单元。SD卡作为一种基于半导体快闪存储器的新一代存储设备,被广泛应用于便携式设备之中。但是由于SD卡的存储速度达不到使用要求,因此本文设计了以下方案来完成数据的存储工作。论文通过串并转换的方式以完成利用低速设备存储高速数据工作,具有非常好的便携性。本论文通过借助缓存降低数据速度:首先利用乒乓操作对一组高速串行的数字信号进行串并转换,实现降速功能。然后进行多路数据的存储。本论文选用4bit-SD总线模式实现数据的存储过程,即将降速后的数据存储到多个SD卡中。在数据降速过程中,一路串行数据被分成了多路并行数据,原来数据的排列方式被打乱,后期需要将数据恢复成原来的排列方式,将多路数据整合成最初一路串行数据:依次从多个卡中读取数据,实现数据的并串转换,最终得到一路串行的数据,然后以较低的速度存储到一个卡中,完成数据的存储和整合过程。后期的并串转换是在数据采集完成后,因而有充足的时间进行数据的多路合并,对合并后的数据速率要求也较低。本文的设计使用verilog HDL编写了 RTL级代码,选用Mentor Graphics公司的Modelsim10.0作为仿真工具,进行功能仿真。在硬件验证阶段,选用ALTERA公司的DE2开发板,其中FPGA芯片型号为Cyclone ii-EP2C35F672C6N。经过硬件验证,单卡的数据读写速率能达到49Mb/s,当选用4张SD卡来完成数据的存储时,存储速率可达到200Mb/s,可以满足数据存储速度的要求。