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FPGA输出时钟

已有 3896 次阅读| 2012-1-15 19:37 |个人分类:FPGA_Verilog

当需要FPGA输出时钟时，建议使用FPGA内部的DDR IO输出；例如需要使用FPGA输出一个125MHz的随路时钟，则在FPGA内部使用125MHz时钟驱动一个DDR IO模块，DDR模块的H和L分别接1和0即可。

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回复 shiyinjita 2012-1-16 08:12: :victory:,这个我喜欢，谢谢了

回复 xinshou123 2012-1-23 01:02: 多谢多谢，下次使用看看

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