已有 1899 次阅读| 2006-8-14 23:19 |个人分类:备份
module clk_div( input iclk, output reg oclk);parameter clk_reg_length=5;`define length clk_reg_length
reg [`length-1:0] clk_reg;
always@(posedge iclk) begin clk_reg<=clk_reg + `length-1'b1; oclk<=clk_reg[`length-1]; endendmodule
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