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DDR2的控制

已有 1472 次阅读| 2012-12-20 20:28 |个人分类:xilinx

最近在调试DDR2的时候，由于硬件人员按照V4来画的SP6，导致了2个DDR2连接到了一个BANK上，结果导致了数据错误，这是因为SP6本身是硬盒，生成了MCB中，只有一个时钟信号，而V4却是有2个时钟，因此在SP6的MCB中额外引出的时钟信号并不是按我的思路来布局的，导致了CLK 和DQS 信号之间有了一定的相位差，因此出现了错误，

以下是解决的方法

先条件IODELAY 约束，不过还是不行，那么就手动布局布线时钟的位置。

按照这个思路，解决了问题，并且在2个DDR2拼接的时候，时钟跑到了400M。