shiyinjita的个人空间 https://blog.eetop.cn/239461 [收藏] [复制] [分享] [RSS]

空间首页 动态 记录 日志 相册 主题 分享 留言板 个人资料

日志

状态机

已有 931 次阅读| 2011-12-14 19:36 |个人分类:verilog/vhdl

最近在调试高频时序,时钟是250m,采用了三段式状态机的写法,本来这个写法也没有问题,而且timequest也没有报错,但是时序就是一直达不到,后来我经过测试,发现状态机在某一个状态下跑飞了,刚开始的时候怕丢失了敏感信号,就把程序改为always @(×) 结果没有效果,后来把程序改为了always@(posedge clk),此时发现工作正常了,
总结 : 在高频中尽量采用时序逻辑控制。

点赞

发表评论 评论 (1 个评论)

回复 haitaolee1 2011-12-15 20:17
:handshake

facelist

您需要登录后才可以评论 登录 | 注册

  • 关注TA
  • 加好友
  • 联系TA
  • 0

    周排名
  • 0

    月排名
  • 0

    总排名
  • 0

    关注
  • 1

    粉丝
  • 2

    好友
  • 1

    获赞
  • 29

    评论
  • 2809

    访问数
关闭

站长推荐 上一条 /2 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-4-19 19:27 , Processed in 0.015800 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部