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调试心得2

已有 944 次阅读| 2011-11-29 07:51 |个人分类:quartus

前一段时间调试1G的采样率的时候，因为1G是由10*100M实现的，当时遇到的问题是不能保证从PLL输出到AD输出的距离相等，经过altera论坛的讨论，我在classic下设置了从PLL到output的约束，
   1 ：也就是Tco。 minTco设置，如果不会设置的话，可以看看 classic的Tco报告，然后参考那个TCO报告进行约束。
2 ： output min/max delay 这个约束是为了2个PLL都用的时候约束，因为我采用的EP3C5只有10个全局时钟资源，所以不能保证PLL的输出都用在全局时钟资源上，而且全局时钟资源延迟也相对大一些。因此采用output min/max delay和 Tco。 minTco相互结合，
3 ：在以上步骤上，采用了 input register delay 约束，这样的作用就是调试IO的引脚延迟时间，间接的影响了全局的建立和保持时间约束。
经过以上3个步骤，成功的调试成功机器，并且用泰克示波器验证，10个时钟的相位差基本上按照要求实现的

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