EETOP 创芯网论坛 (原名：电子顶级开发网) 返回首页

shiyinjita的个人空间 https://blog.eetop.cn/239461 [收藏] [复制] [分享] [RSS]

空间首页动态记录日志相册主题分享留言板个人资料

日志

关于加法器

已有 768 次阅读| 2011-10-28 08:16 |个人分类:verilog/vhdl

目前在使用乘法器的时候，会用到加法器，关于实现加法器有很多种方式，比如旁路，进位，CSA中，
昨天用CSA实现了加法器，发现与普通的加法器相比，加法器的个数并没有少，但是进位链的长度减少了,（参考书籍为：精通VERILOG设计）。
这与书籍中的减少了一个加法器的说法相矛盾，
不知道做法是对还是错。
今天在继续试验一下，争取得出结果来。

收藏分享邀请举报

全部作者的其他最新日志

评论 (0 个评论)

shiyinjita

0
周排名
0
月排名
0
总排名
0
关注
1
粉丝
2
好友
1
获赞
29
评论
2809
访问数

关闭

站长推荐 /1

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-4-26 23:18 , Processed in 0.013946 second(s), 7 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

返回顶部