IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻辑门单元同时有翻转动作，那么因此而导致的IR压降将会很大。然而，设计中的某些部分的同时翻转又是非常重要的，例如时钟网络和它所驱动的寄存器，在一个同步设计中它们必须同时翻转。因此，一定程度的IR压降是不可避免的。

IR压降可能是局部或全局性的。当相邻位置一定数量的逻辑门单元同时有逻辑翻转动作时，就引起局部IR压降现象，而电源网格某一特定部分的电阻值特别高时，例如R14远远超出预计时，也会导致局部IR压降；当芯片某一区域内的逻辑动作导致其它区域的IR压降时，称之为全局现象。

IR压降问题的表现常常类似一些时序甚至可能是信号的完整性问题。如果芯片的全局IR压降过高，则逻辑门就有功能故障，使芯片彻底失效，尽管逻辑仿真显示设计是正确的。而局部IR压降比较敏感，它只在一些特定的条件下才可能发生，例如所有的总线数据同步进行翻转，因此芯片会间歇性的表现出一些功能故障。而IR压降比较普遍的影响就是降低了芯片的速度。试验表明，逻辑门单元上5%的IR压降将使正常的门速度降低15%

总的说来，是电压降的意思。规模越大的芯片的电流就越大，在电源上产生的压降也越大。面积增大的芯片也会恶化电压。芯片的速度又与电压成相关性。几个因数导致时序，抗噪等问题。

危害：

1。性能（performance）


由管子的Tdelay＝c/u可知，电压降低，门的开关速度越慢，性能越差。


2。功能(function）


实际上在极端的情况下甚至功能也会受影响的。在深亚微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，IR drop会很大，如果用的是high Vt的process，则DC noise margin就比较小了。这样就有可能功能错误。


3。功耗（power）


如果没有做详细的IR drop分析，又想功能正确，那就只有留很大的margin了，本来1.2v可以跑的，也只能用1.5v了。但是这样功耗也就上去了。


4。面积(area)


如果要在一定程度上限制IR drop，就要在chip里面加上很多的decoupling capacitance.占用了很多面积。


5。成本(cost)


功耗上去了，响应的散热，封装都成了问题，需要额外花费啦。而且面积变大，也是钱啊～～


所以，IR drop还是一个比较讨厌的问题，需要小心对待。

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