日志
DDRX SRAM Efficiency bottleneck
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First， 工艺决定DDRX存在访问低效率。
Second, 具体而言，低效率的原因有3：
1. 同bank不同的row之间acess存在一个prechagre和active的行为，这2个行为需要占用时间
2. 由于DDRX的地址复用（行列），在从row->column地址选通之间耗时
3. 当column选则后续，在acess的数据有效之前，需要占用一段时间。
Third, 承上，解决这个low efficenc的思路有
1. 不换行；将bank内的row的存储的granularity选择最大，则同bank的换行几率变小
2. 换行，换bank; 万一两次back2back之间的acess,必须在不同的row，那么，可以采取一定的策略使得两次acess之间的访问尽量在bank之间切换，因为bank切换可以吃掉低效的三个原因的第一条。
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