DDRX SRAM Efficiency bottleneck

上一篇 / 下一篇  2017-04-16 11:02:41 / 个人分类:设计那些事


 First, 工艺决定DDRX存在访问低效率。
 Second, 具体而言,低效率的原因有3:
   1.  同bank不同的row之间acess存在一个prechagre和active的行为,这2个行为需要占用时间
   2.  由于DDRX的地址复用(行列),在从row->column地址选通之间耗时
   3.   当column选则后续,在acess的数据有效之前,需要占用一段时间。
 Third, 承上,解决这个low efficenc的思路有
    1. 不换行;将bank内的row的存储的granularity选择最大,则同bank的换行几率变小
    2. 换行,换bank; 万一两次back2back之间的acess,必须在不同的row,那么,可以采取一定的策略使得两次acess之间的访问尽量在bank之间切换,因为bank切换可以吃掉低效的三个原因的第一条。



相关阅读:

TAG: active

 

评分:0

我来说两句

显示全部

:loveliness: :handshake :victory: :funk: :time: :kiss: :call: :hug: :lol :'( :Q :L ;P :$ :P :o :@ :D :( :)

日历

« 2017-07-23  
      1
2345678
9101112131415
16171819202122
23242526272829
3031     

数据统计

  • 访问量: 43180
  • 日志数: 246
  • 建立时间: 2016-03-25
  • 更新时间: 2017-05-19

RSS订阅

Open Toolbar