dc 執行兩次link

上一篇 / 下一篇  2017-09-25 11:28:54 / 天气: 阴雨 / 心情: 平静 / 精华(1) / 个人分类:experience

把所有的verilog rtl,vg,ddc文件read完,
執行第一次link,
再依次設置各個current design,隨後讀入其constraints (sdc)
執行 propagate_constraints -all
然後把current_design 設置為top design
執行第二次link。

這是包含有許多sub-design的大工程項目的流程。




TAG: dc DC 許多sub-design link流程

 

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