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关于Designware的一些看法

上一篇 / 下一篇  2011-03-17 22:39:43 / 个人分类:经验集锦

引言:今天在论坛上看到有人困惑于synopsys designware的综合。结合自己的理解,留下日志。

在RTL设计中,经常要用到一些标准的cell(单元),有一些很简单,如普通的加法器,寄存器,常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一些复杂的逻辑功能,往往设计起来比较麻烦,或者自己设计出来的综合后时序比较差。比如,超前进位加法器,全加器,乘法器(各种结构的乘法器),优先级编码器等等。

虽然书本上有很多的关于这些逻辑功能的电路结构或者门组成结构。但是事实上,即使按照课本来做,综合之后的电路,无论怎么样优化,都不容易达到时序要求(比较高的时钟情况下)。

所以,synopsys将这些标准的功能模块,比较复杂,时序又不好解决的问题。帮我们设计人员解决了。synopsys公司技术人员,针对这些复杂的功能模块,直接设计/优化最底层的版图,将其中的延迟优化到最小,逻辑功能可以支持到速度更高的芯片。此举可以免除很多设计人员的烦恼,当然人家也不是白做的,designware是要花钱购买的。

所以,designware在DC综合的时候没有多少优化的余地,因为DC调用的已经是designware的版图。仿真的时候都是调用synopsys提供的designware仿真库,是没办法综合的。

最后,如果应用于FPGA中的话,综合工具只有synplify_premier支持(据我所知)。其他工具是无法调用designware的。


TAG: designware

引用 删除 giniflying   /   2013-09-04 10:43:54
5
引用 删除 11chenjj   /   2011-04-26 15:14:17
3
引用 删除 906557491   /   2011-04-19 23:23:17
怎样从FPGA里面提取版图呀
 

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