acgoal的个人空间 https://blog.eetop.cn/553746 [收藏] [复制] [分享] [RSS]

空间首页 动态 记录 日志 相册 主题 分享 留言板 个人资料

日志

EETOP论坛发现和回复的问题集锦2011/03/08/02

已有 1435 次阅读| 2011-3-8 21:29 |个人分类:经验集锦

问题:

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

我的解答:

要看是另一块FPGA是把这个信号当做输入还是输出了,一般来说做输出应该是没问题。如果另外一块FPGA拿这个做输入的话,是不是上拉电阻太小了?

VDD----R1----RPAD----GND
如果是这样的上拉来说,R1和RPAD共同分担VDD的话,如果R1和RPAD一样大的话,那么中间电平应该会是1.5V,所以加大R1,那么R1分压越多,这样中间电压应该会越低。

没做过PCB,不知道这样考虑对不对。欢迎讨论

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用
个人评论:PAD我不是很了解,但是根据基本的串联电阻分压理论的角度来说,R1如果远远大于RPAD,那么很大的电压会被R1分担,这样PAD的电压就会很小。

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

注1:如果各位觉得我包含在自己日志里面对您不妥,或者设计隐私的话,请告知我,我删除。

注2:问题的解答我只列举我自己的想法,不保证可以一直追踪到真正正确的解答,所以请如果有看客的话,解答仅作参考之用,也欢迎大家在blog里留言评论。


点赞

评论 (0 个评论)

facelist

您需要登录后才可以评论 登录 | 注册

  • 关注TA
  • 加好友
  • 联系TA
  • 0

    周排名
  • 0

    月排名
  • 0

    总排名
  • 0

    关注
  • 1

    粉丝
  • 0

    好友
  • 0

    获赞
  • 20

    评论
  • 2994

    访问数
关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 14:41 , Processed in 0.028415 second(s), 14 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部