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EETOP论坛发现和回复的问题集锦2011/03/08/02

上一篇 / 下一篇  2011-03-08 21:29:36 / 个人分类:经验集锦

问题:

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

我的解答:

要看是另一块FPGA是把这个信号当做输入还是输出了,一般来说做输出应该是没问题。如果另外一块FPGA拿这个做输入的话,是不是上拉电阻太小了?

VDD----R1----RPAD----GND
如果是这样的上拉来说,R1和RPAD共同分担VDD的话,如果R1和RPAD一样大的话,那么中间电平应该会是1.5V,所以加大R1,那么R1分压越多,这样中间电压应该会越低。

没做过PCB,不知道这样考虑对不对。欢迎讨论

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用
个人评论:PAD我不是很了解,但是根据基本的串联电阻分压理论的角度来说,R1如果远远大于RPAD,那么很大的电压会被R1分担,这样PAD的电压就会很小。

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电压为3.3V,测量中间电平为900mv),这个状态会导致另外一块FPGA通信错误(两片通信管脚是通过电阻直连的,电平用LVTTL)

我就觉得奇怪,为什么外部上拉没有其作用

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TAG: 上拉 LVTTL

为了忘却的纪念 引用 删除 gsjthxy   /   2013-11-17 16:42:49
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