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基础知识积累

热度 11已有 15990 次阅读| 2012-6-27 00:41 |个人分类:基础知识

1. DCVSL: Differential Cascade Voltage Switch Logic

2. CPL: Complementary Pass Transistor Logic, 互补传输管逻辑

3. Boundary Scan: 一般是IO非常多而复杂的design,简单的design一般不做,主要是测试IO是否工作正常

4. 存储器类型名词解释:

SRAM: Static RAM, 不需刷新,速度快,但单位容量小,成本高,一般用于CACHE。一般行列不复用

DRAM: Dynamic RAM,需刷新,速度较SRAM慢,但是单位容量大,一般用作内存。一般行列地址复用,许多都有页模式

SSRAM,SDRAM: Synchronous SRAM/DRAM, 需要时钟信号。现在内存一般用的都是SDRAM,第一代到第四代分别为SDR/DDR/DDR2/DDR3 SDRAM  

5. FIB:聚焦离子束(Focused Ion beam)是将液态金属(Ga)离子源产生的离子束经过离子枪加速,聚焦后照射于样品表面产生二次电子信号取得电子像。此功能与SEM(扫描电子显微镜)相似,或用强电流离子束对表面原子进行剥离,以完成微、纳米级表面形貌加工。通常是以物理溅射的方式搭配化学气体反应,有选择性的剥除金属,氧化硅层或沉积金属层。FIB技术的在芯片设计及加工过程中的应用介绍:   
1.IC芯片电路修改
2.Cross-Section 截面分析   
3.Probing Pad。在复杂IC线路中任意位置引出测试点, 以便进一步使用探针台(Probe- station) 或 E-beam 直接观测IC内部信号
4.FIB透射电镜样品制备
5.材料的鉴定

6. LOD(Length of Diffusion) Effect: 

对于相同大小栅极,因其所在扩散区的相对位置及尺寸大小不同而有不同电学效应,这是由于浅槽沟道隔离(Shallow Trench Isolation, STI)有不同的应力效应,所以又称STI应力效应。 0.25以下工艺大多数采用STI隔离技术,STI会产生许多隔离岛,也产生了不定型或不均匀双轴压应力。处在有源区的应力状态是不均匀的,它与整个有源区的面积有关。 STI主要影响器件的饱和电流(Idsat)和阈值电压(Vth)。 STI延展效应可以通过以下两个参数来描述:SA,SB。这两个参数分别表示栅到有源区两边缘的距离。 MOSFET特性参数如Vth、Idsat, 会因为以下函数变化:

Stress=1/(SA+L/2)+1/(SB+L/2)

其中L指栅长,由此可见,只有当SA、SB均变大时,应力才会变小。以下是STI应力图示,应力大小是有源区大小、MOS管在有源区的位置和MOS管尺寸综合决定的:

上图表明,增加器件到有源区边缘的距离可以减小STI盈利效应,这样就需要为需要保护的器件添加dummy,而且这些dummy必须与被保护器件共享有源区,否则无效。

另外,由于双轴应力增加了空穴的迁移率,减小了电子的迁移率,故随着栅源电压的减小,PMOS的源漏电流增加,而NMOS的漏源电流减小,且SA 、SB越小,效应越明显。而对于非常小的栅源电压,NMOS的漏源电流会突然增加,特别是SA、SB小的时候,这是阈值变化的结果,该变化由应力增强/抑制有源区产生。

7. MOS管的SPICE参数:

参数名:                             符号:                  SPICE名:

长度                                    L L                               L

有效宽度                           W W                             W

源区面积                           AREA                           AS

漏区面积                           AREA                           AD

源区周长                            PERIM                         PS

漏区周长                            PERIM                         PD

源扩散区等效方块数         /                                  NRS

漏扩散区等效方块数         /                                  NRD


Fundry提供的0.18um工艺的SPICE示例:

==================================================

*

* Instance Section

*

MM36 M36:DRN M36:GATE VDD VDD mp18 ad=0.2016p as=0.24405p l=0.18u m=1 pd=1.8u ps=2.075u w=0.42u

MM11 VSS M11:GATE M11:SRC VSS mn18 ad=0.3021p as=0.2064p l=0.18u m=1 pd=2.55u ps=1.88u w=0.3u

==================================================

8. 常见代工厂列表:

TSMC                               台积电(台湾)

UMC                                 联电(台湾)

SMIC                                中芯国际(中国上海)

Chartered                        特许半导体(新加坡)

IBM                                    IBM(美国)

Vanguard(VIS)                世界先进积体电路(台湾)

X-Fab                                X-Fab(德国)

Dongbu HiTek                东部高科(韩国)

MagnaChip                      美格纳半导体(韩国)

HHNEC                            华宏NEC(中国上海)

GlobalFoundries            (原AMD旗下的代工厂)

TowerJazz TowerJazz    (以色列)

Samsung                          三星(韩国)

Powerchip Technology  力晶科技(台湾)

CSMC                                华润上华(中国无锡)

ASMC                                 上海先进(中国上海)

GSMC                                上海宏力半导体(中国上海, Grace Semiconductor Manufacturing Corporation)

附一篇FAB出来的员工谈Foundry的文章:

SMIC员工漫谈半导体代工企业内幕.pdf(529 KB)

9. MBIST/LBIST

MBIST/LBIST(Memory Build-in Self Test/Logic Build-in Self Test): 常用的软件为Mentor的MBISTArchitect和Tessent。

转自水木清华的一段评价:LogicVision的自测试(MBIST、LBIST)一直是其特长,这也是为什么会被Mentor买去,如果猜得不错tessent用的的确是LV的方案的话,那用tessent还是比MBistArchitect好的。LV的方案里,它的架构是JTAG interface->TAP controller->WTAP,M/LBIST controller的使能和控制走的是JTAG,对后端用户比较友好(都在黑盒子里了),而且一个LVTAP可以控制M/LBIST,省掉了麻烦;IP级的DFT也容易集成到soc级,无非是TAP的级联控制。

10. 单位换算

1mil = 25.4um

11.  后端文件释义

GDSII:它是用来描述掩模几何图形的事实标准,是二进制格式,内容包括层和几何图形的基本组成。

CIF:(caltech intermediate format),叫caltech中介格式,是另一种基本文本的掩模描述语言。

LEF:(library exchange format),叫库交换格式,它是描述库单元的物理属性,包括端口位置、层定义和通孔定义。它抽象了单元的底层几何细节,提供了足够的信息,以便允许布线器在不对内部单元约束来进行修订的基础上进行单元连接。
包含了工艺的技术信息,如布线的层数、最小的线宽、线与线之间的最小距离以及每个被选用cell,BLOCK,PAD的大小和pin的实际位置。cell,PAD的这些信息由厂家提供的LEF文件给出,自己定制的BLOCK的LEF文件描述经ABSTRACT后生成,只要把这两个LEF文件整合起来就可以了。

DEF:(design exchange format),叫设计交换格式,它描述的是实际的设计,对库单元及它们的位置和连接关系进行了列表,使用DEF来在不同的设计系统间传递设计,同时又可以保持设计的内容不变。DEF与只传递几何信息的GDSII不一样。它还给出了器件的物理位置关系和时序限制等信息。

DEF files are ASCII files that contain information that represent the design at any point during the layout process.DEF files can pass both logical information to and physical information fro place-and-route tools.
* logical information includes internal connectivery(represented by a netlist), grouping information and physical constraints.
* physical information includes the floorplan,placement locations and orientations, and routing geometry data.

SDF:(Standard delay format),叫标准延时格式,是IEEE标准,它描述设计中的时序信息,指明了模块管脚和管脚之间的延迟、时钟到数据的延迟和内部连接延迟。

DSPF、RSPF、SBPF和SPEF:
    DSPF(detailed standard parasitic format),叫详细标准寄生格式,属于CADENCE公司的文件格式   

    RSPF(reduced standard parasitic format),叫精简标准寄生格式,属于CADENCE公司的文件格式

    SBPF(synopsys binary parasitic format),叫新思科技二进制寄生格式,属于SYNOPSYS公司的文件格式
   

    SPEF(standard parasitic exchange format),叫标准寄生交换格式,属于IEEE国际标准文件格式

    以上四种文件格式都是从网表中提取出来的表示RC值信息,是在提取工具与时序验证工具之间传递RC信息的文件格式。

ALF:(Advanved library format),叫先进库格式,是一种用于描述基本库单元的格式。它包含电性能参数。

PDEF:(physical design exchange format)叫物理设计交换格式。它是SYNOPSYS公司用在前端和后端工具之间传递信息的文件格式。描述了与单元层次分组相关的互连信息。这种文件格式只有在使用SYNOPSYS公司的Physical Compiler工具才会用到,而且.13以下工艺基本都会用到该工具。

TLF:TLF文件是描述cell时序的文件,标准单元的rise time,hold time,fall time都在TLF内定义。时序分析时就调用TLF文件,根据cell的输入信号强度和cell的负载来计算cell的各种时序信息。

GCF:GCF文件包括TLF/CTLF文件的路径,以及综合时序、面积等约束条件。在布局布线前,GCF文件将设计者对电路的时序要求提供给SE。这些信息将在时序驱动布局布线以及静态时序分析中被调用。

12.

13.

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刚表态过的朋友 (3 人)

发表评论 评论 (13 个评论)

回复 catherine15 2015-9-9 14:41
:loveliness:
回复 梨片超甜 2020-9-13 23:26
谢谢~
回复 adahaw 2021-10-19 10:12
学习了
回复 立华奏 2022-6-7 11:59
为什么台湾前面不加上中国二字
回复 ganchunzhao 2022-8-12 10:37
谢谢
回复 adahaw 2022-8-15 16:51
留个爪
回复 嘎嘎mika 2022-12-14 10:53
学习
回复 颖珺紫 2023-2-2 15:14
学习学习
回复 aoligeixiaoshu 2023-2-21 16:58
感谢分享
回复 零捌壹貳 2023-3-6 14:42
学习了
回复 芯片小兵 2024-2-4 14:22
学习了

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