需要文件:
1. Foundry提供的standard cell的SPICE网表库,通常为cdl格式
2. PDK提供的仿真库(*.scs文件)
3. PDK提供的管子模型(含symbol/spectre/....)
STEP1: 在ICC中输出门级网表,记得write_verilog的时候加-pg选项,并且在write_verilog之前加hdl verilog -hierachy,使得生成的网表层次关系正确。
STEP2:使用V2LVS命令将门级网表转换成SPICE网表,V2LVS要加-i的选项,使得生成的网表PIN符合SPICE规范。生成后的网表最好去掉最前面的“.include...”,把SPICE网表库直接拷贝添加到刚生成的SPICE网表中去,这样在第3步中进行导入的时候,reference library可以直接写PDK的管子模型库。
STEP3:将第2步产生的SPICE网表在CADENCE中用CDL import的方式导入,导入后,给顶层模块创建完SYMBOL,就可以调用其搭建testbench然后在Analog Enviroment中使用Spectre/Ultrasim进行仿真了。
一点小心得,希望对大家有帮助,不正确之处还望指正:)