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verilog +: 和 -: 的运用

已有 3931 次阅读| 2018-5-16 22:47 |个人分类:verilog|系统分类:芯片设计

今天第一次在工作中遇到 +: 和 -：符号，但是还以为代码写错了，在verilog中从来没见过这种符号，查了一下还真有这个符号。+：和 -：适用于那些 [MSB : LSB]都想使用变量的情况。

[BASE +: WIDTH] 代表 [BASE+WIDTH : BASE],BASE是变量，WIDTH是常量

[BASE -: WIDTH] 代表 [BASE : BASE-WIDTH]

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