一、前言

    对于RTL级的Asic设计所涉及到的软件是非常之多的，笔者也并没有每一个都使用过。给出软件百度云链接如下，大家可按需下载，有关软件和谐问题，请在EETOP上搜；有关软件的最新userguide（2016版）EEOP上也是有的。

Synopsy公司软件百度云：https://pan.baidu.com/share/init?surl=T7zxs#list/path=%2F%E8%BD%AF%E4%BB%B6%2FSyn0psys.EDA.T00ls.2010-2015.Collection-Password-0daydown&parentPath=%2F%E8%BD%AF%E4%BB%B6

密码：seq8

二、工具介绍

RTL代码规则检查工具：nlint，spyglass。这两个软件主要是用于检查代码的语法和语义错误的，并且比其他的工具能检测出更多的问题，比如说命名规格，时序风险，功耗等。详细介绍请参考软件的使用教程，nlint有Windows版和linux版，软件的linux版本和使用教程可以在eetop上搜索到。

RTL代码仿真工具：这类仿真工具有较多的组合，比如说：qustasim/modelsim，NC_verilog+Verdi，VCS+DVE,VCS+Verdi等等。目前笔者使用的组合是VCS+Verdi。这两个软件是业内主流的仿真软件，还可以结合UVM库进行仿真，当然这是验证方法学的内容。

综合工具：Design Complier。最常用的综合工具，没有之一，该软件主要是将RTL代码“翻译+优化+映射”成与工艺库对应的门级网表。并且还包含功耗分析软件Power Complier和边界扫描寄存器插入软件 BSD Complier。

可测性设计：DFT Complier + TetraMAX。软件在DC之后使用，DFT Complier 用于将设计的内部寄存器替换成扫描寄存器并组成一条或多条扫描链，TetraMAX是用于自动生成测试向量的。

形式验证工具：Formality、Conforml（candence出品）。等价性验证工具，主要是在DFT Complier插入扫描链之后进行验证，另外，在版图综合时钟树，插入BUFFER之后，也需要用该工具进行等效性验证。

静态时序分析工具: Prime Time。业界最常用的时序分析工具之一，该软件包括功耗分析PTPX工具，功耗分析必备。cadence也有对应的时序分析工具——Encounter Timing System。

自动布局布线工具（APR）：ICC，Enconter。其中Encounter是Cadence公司的。

数模混合仿真: nanosim + VCS，nanosim的升级版为XA。

这是一篇有关于synopsysEDA工具软件的介绍，希望对于EDA软件的用途不清楚的伙伴有帮助。http://bbs.eetop.cn/thread-151171-1-1.html

三、书籍推荐

《Verilog HDL 硬件描述语言》

《设计与验证Verilog HDL》

《企业用verilog代码风格规范》

《verilog语言编码风格》

《verilogHDL代码风格规范》

《Verilog HDL高级数字设计》

《Soc设计方法与实现》

《高级ASIC芯片综合》

《华为Verilog典型电路设计》

《数字IC系统设计》

《数字集成电路--电路、系统与设计》

《专用集成电路设计实用教程》

《集成电路静态时序分析与建模》

《CMOS集成电路后端设计与实战》

《makefile教程》

《鸟哥的私房菜》

《SystemVerilog与功能验证》

《UVM实战》

《通信IC设计(上下册)》

《数字图像处理与图像通信》

《数字信号处理的FPGA实现中文版》

各类Synopsy userguide，EETOP有16年版的。

三、工艺库说明

使用DC，PT，FM，ICC或者ENCOUNTER软件需要工艺库文件，主要包括数字逻辑单元文件，符号库，综合库，寄生电容参数库，版图文件LEF，milkway库等等。

EETOP上可以搜到SMIC180的库。http://bbs.eetop.cn/thread-611843-1-1.html。有关工艺库各文件夹的作用，笔者将会在将“工艺库说明”的章节进行详细介绍，如果有遗漏还请大家包涵。