从可穿戴设备到数据中心，几乎所有的集成电路产品都将低功耗作为一个设计重点。这一趋势在半导体生态圈内已经形成了一股强大的风暴。现有的方法学需要修正，技术需要改进，期望值需要调整。但即使所有方面都重新定义，功耗带来的问题依然会存在。

在过去，涉及功耗的大多数问题都是与电荷泄露或者电迁移效应，静电放电，RC延迟以及设计不当导致电池寿命缩短等有关。这些问题都是由大型的顶级工程团队基于先进的工艺节点来解决的。当他们也无法解决这些问题的时候，芯片制造厂商就会介入并调整他们的工艺流程来帮助消除这些问题。但如今，55nm已经被认为是物联网芯片的主流工艺，大多数芯片设计都会使用多个内核以及多个电源域（有时多达100个电源域），每个工程师都不得不去应对这些复杂的电源技术。

更糟糕的是，工艺工程师不得不去处理自己在工艺制造方面面临的功耗挑战，比如在已经非常细的互连线中仍在不断缩小的栅氧化层宽度，在16/14nm以及更小特征尺寸的工艺中却不断增加的动态功耗密度。他们还要耗费大量的资金以及精力去设计下一代的工艺流程来支持越来越复杂的芯片设计。工艺工程师很难再来帮助芯片设计工程师解决功耗问题了，这都会增加芯片设计工程师的设计难度。即使是非常优秀的设计团队在非常严格的功耗约束以及紧张的项目周期下也只能尽可能地让芯片正常工作起来。

Cadence低功耗产品管理总监Krishna Balachandran说，从ITRS（国际半导体技术蓝图）路线图上来看，情况还是非常乐观的，预测结果显示，在45纳米到10纳米的每个工艺节点上，功耗会降低4.5倍，而性能会提高1.3倍，并且晶体管的数量会增加一倍。但是最近ARM首席技术官Mike Muller表示，在10纳米上最多只能获得2.4倍的性能提升，60%的功耗下降。

验证和流程

对于芯片设计而言，功耗几乎不是一个新的概念。功耗，性能以及面积之间的经典权衡已经持续了数十年了。但是实际情况是一直在智能手机出现之前，功耗基本上是最后才来考虑的。如果在设计芯片之初没有作出功耗预算的话，那么它很可能会留在下一代进行修复或者至少得到改进。

Synopsys的低功耗验证架构师Srikanth Jadcherla表示，他已经进行了22年的低功耗设计，最初经典的低功耗设计是乘法器和加法器，在20世纪90年代和21世纪初，他们引入了操作系统管理（OS management），然后是第二代的低功耗设计用于SoC固件，现在我们处于第三代，将低功耗作为默认的设计要求。

实际上，功耗已经成为芯片设计中的关键部分，并且在某些情况下，它甚至可能是最关键的。

功耗设计实际上就是四个关键字：密度（density），这指的是热量方面；传输（delivery），这指的是电流峰值的管理；泄露（leakage），指的是静态功耗以及寿命（lifetime），这指的是可靠性方面。汽车和医疗电子芯片可以算的上是电源管理方面的教科书。在汽车中，我们还有一个12伏的电池，但是在医疗方面，有的时候我们只能依靠荧光来衡量某个人是否有疾病，这个时候电流可能从0到若干安培变化非常迅速。并且如今我们正进入物联网时代，人们以经开始从客户端-服务器体系结构，转移到了客户端-聚合服务器的体系架构，这个架构中有非常多的创新点。

架构

鉴于器件尺寸缩小带来的红利已经逐步缩小，集成电路的各个其他方面不得不寻求突破。Cadence的Balachandran指出，至少有一部分功耗降低以及性能提升是来自于多核架构的出现，这与ITRS的预测结果不相匹配。

降低功耗最显著的方法就是改变芯片架构。低功耗特性需要在架构层面就进行考虑并集成进设计当中去，并且需要不时调整设计来优化功耗。异构多核（Heterogeneous multicore）是低功耗模型的一个新变种。一些芯片制造商甚至试图将硬件加速器集成进SoC中去以此来降低功耗，减少发热。

Balachandran说：“工业界对近阈值（near-threshold）和次阈值（sub-threshold）设计有着很大的兴趣。业界尽量降低处理器的功耗以及内存访问所产生的功耗。如果我们可以简化内存访问，可能就会让我们的功耗特性变得更好。还有一种降低功耗的方式就是3D-IC。”

当然，半导体业界到处在寻求改进和优化。Ansys应用工程高级总监Arvind Shanmugvel表示，如今当代的iphone（本文发于2015年7月15日）的性能已经是第一代的50倍，功耗降低了4倍。但是要在更先进的工艺节点上来继续实现这些提升已经越来越难了。

Shanmugvel说,在16nm,14nm以及10nm的工艺节点上，我们会面临很多挑战，包括电源完整性（power integrity）问题，可靠性问题以及散热问题等。另外在互连线中间金属层的动态压降有时可以达到整体电压降的10%至20%，这是一个很大的数值，并且由于驱动强度更高，较低节点处的电子迁移效应更加显著，RC延时显著增加。在10nm工艺时，芯片的热分析将由芯片代工厂负责。

工具和技术

对功耗的追求促使公司开始着眼于各种新的技术。例如，亚阈值和近阈值技术，各种新的封装方法，新型高带宽存储器，新型混合立方存储器（hybrid-memory cube），电阻式内存（ReRAM），磁性随机存储器（MRAM）以及一些定制逻辑。这些技术基本上都进入了研发阶段,，有些甚至已经在市场上出现，但是这些技术面临的挑战正达到临界高度，我们也有足够的经验来帮助我们做出好的选择。

工程师通常没有时间来思考还未发生的事情。最重要的指标就是可靠性，工程师们非常希望能得到一个明确的功耗随时间变化的函数，另外一个重要的考量就是如何尽可能的缩短将复杂设计发布出来的时间。越来越多的电源域以及电源状态使得这种复杂性进一步恶化。这些情况不仅发生在前沿的工艺节点上，包括55nm在内的每个节点都有存在。主要是因为在基于55nm节点的物联网芯片上，功耗是重要的市场考虑因素。总的来说随着工艺节点的提升，情况会变得越来越糟。

ARM公司物理设计部平台营销总监Wolfgang Helfricht表示，在65nm和130nm的工艺下，我们会考虑大约10个特征PVT（工艺，电压，温度）角，但是在16nm或者14nm工艺下，会有大约50个甚至更多默认的PVT角供我们的设计工程师来优化功率和性能。带来的挑战就是设计迭代时间。我们想尽可能快的将我们的IP集成进每个电压域，但是随之而来的就是整体协调的问题，因为你不得不确保所有的PVT角都有考虑到，并且需要验证IP和SoC是否在所有关心的情况下都能正常工作。除此之外，如果你的设计里面包含了电源门控以及不同的睡眠模式，那么每种电源和睡眠模式都需要进行相应的验证。

这些复杂性在验证方面也显现出来了。

Mentor Graphics公司设计验证技术产品营销经理Ellie Burns表示，现在的芯片里面包含有数百个电源域，需要更多更细粒度的控制来满足更多电源域的验证要求。我们需要检查所有可能的电源域之间的交互，因为如果没有经过验证，芯片或许都不会在复位期间关闭电源。这些都会导致验证复杂程度爆炸增长。

Burns说，目前一种功耗监控（power-aware）工具已经不够了，整个芯片都需要进行功耗优化，并且需要更完备正式的功耗分析（formal analysis of power）。

她说，目前这些工具和方法学足够将一个SoC集成在一起并进行验证。但是当有100个电源域和RTL系统交互时就无能为力了。我们需要一个方法学的革新，使得我们能够在设计IP时就考虑到功耗并延展至整个SoC系统中。我们尝试去理解这些复杂电源域设计的覆盖范围以及状态空间，但是整个状态空间太大了。

不过，方法学的革新是很困难的。我们需要整个设计组织来重新思考整个流程，需要考虑什么时间由什么人来采取什么技术。移动设备芯片制造商一直在基于过去几个工艺节点上对这些问题进行研究，但是对于一个大型复杂SoC芯片设计组织来说，这种改变要困难得多。

然而积极的一点是，标准正变得越来越完善，并且工具也越来越多。Calypto低功率平台产品营销总监Anand Iyer表示，由于不仅需要了解整个系统的功耗问题还需要了解各个子系统的功耗状况，所以获得并估算出更准确的功耗数值在大型设计中显得至关重要。

Lyer说，建模和标准化这些数据并不能解决问题，我们需要在更高层次上进行功耗分析，然后找出如何处理这些数据的方法。

其他的限制

考虑到芯片上的IP模块，晶体管，存储器和线路的数量，以及大多数时候并不清晰的复杂设计方案，功耗问题已成为一个主要问题并不奇怪。随着越来越多新的属性的增加，比如常开（always-on）状态，比如安全性问题这些都会使得问题变得更加复杂。良好的安全性要求我们重新思考如何将系统的各个部分组装起来，各个部分需要保持什么状态，以及如何在具有一定安全性的前提下最小化功耗。

Rambus企业解决方案技术副总裁Steven Woo表示，电源完整性问题（power integrity）正变得越来越重要。打一个很恰当的比喻，如果你打开某个建筑物里面所有的水阀，那么你到处在释放水压。对于一个芯片来说，如果你打开每一个子系统，那么你可能没有足够的电压来维持，电源完整性将大幅降低，这是具有毁灭性的。

系统的安全性防护需要时刻打开电源来维持运转，但是同时也会带来电源噪声。Woo说，当我们激活那些安全电路时我们可以监测到那些噪声。现在的差分功耗分析在安全电路中存在着很大的问题，问题在于我们想要确保哪一段时间内系统是安全的，所以必须确定什么是有效的生命周期以及安全电路要工作多久。

制造汽车芯片的公司面临着其他制约因素，一部分来源于设计周期，一部分来源于零件需要遵守的标准太多。在汽车芯片市场中，功耗越来越受到关注，一方面是因为发动机等已经产生了很大的热量，另一方面是因为温度对器件可靠性的影响。温度越高，电路的可靠性就会降低。

Atrenta公司首席技术官Bernard Murphy表示，业界一直存在着是在芯片架构上或者系统级进行低功耗设计还是在硅片上做低功耗插入的争论。在芯片设计后期通过插入时钟门控来降低功耗几乎是不值得的，虽然在IP级别，它或许是有意义的。但是由于汽车制造商的审核周期（qualifier cycle）MCU的设计人员几乎不会采用这种方法，他们会做一些电压偏置（biasing）而不是插入时钟门控或者电压隔离。

他说，时钟门控（clock gating）的方式在存储芯片中很受欢迎，使得我们可以使用冗余写操作和更智能的方式来关闭内存，从而降低功耗。

结论

功耗已经成为芯片设计中最棘手的问题之一了，并且还没有简单的解决办法。更多的组件意味着更复杂的硅片。电池寿命和功耗已经成为各种电子产品体现其产品价值的一部分了。随着工艺节点的升级，问题越来越多，越来越耗费时间，越来越难以解决。

目前还没有一个通用的方法来解决这些问题，计划正在被打破，验证覆盖率正在承受着巨大压力，可靠性一直在被质疑。尽管所有人都在关心在接下来几个工艺节点上芯片的产能问题，但这可能并不是阻碍设计进程的主要因素。

功耗目前是SoC的一个限制方面，而且将会越来越难以解决。

原文来自于 Semiengineering"Power Breaks Everyting"

https://semiengineering.com/power-breaks-everything//

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