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虚拟测试:在System Verilog测试平台中仿真ATE矢量来加快产品上市

已有 1405 次阅读| 2016-11-6 21:15 |个人分类:验证前沿资讯|系统分类:芯片设计

在ATE上调通测试用例经常是决定产品进入留样和发布阶段的关键步骤。虚拟测试可以在第一个芯片回来之前用于面验证扫描和各种功能模型中从而缩短产品上市时间。本文讲述了一个System Verilog的虚拟测试平台架构,它具有以下特性:占用资源少、便于重用、简单易学、能够快速的进行矢量处理。
( 一 ) 介绍
减少产品上市时间是绝大多数半导体行业公司的核心目标,缩短的产品上市时间可以更快的从产品中盈利、增加产品的盈利寿命以及减少产品的开发成本。芯片在ATE上的调通经常是产品走向市场的关键阶段,尤其是建立扫描连所需的工作量和功能测试用例的水平在决定半导体产品上市的时间上起到关键的作用。
为了减少在ATE上调通芯片的时间,工程师门总是希望在测试用例施加到芯片上之前尽可能多的发现和纠正它的不足。为了达到这个目标,虚拟测试应运而生,它可以根据压强、电压、温度等参数生成和使能ATE的测试用例。
( 二 ) 运行
虚拟测试架构包括虚拟测试工具和虚拟测试平台两个主要组件,如图1所示。
  • 虚拟测试工具
虚拟测试工具通过perl脚本基于ATE模型和ATE时序文件生成一个VCD文件。ATE的模型和时序文件是通过相关的商业软件生成的。虚拟测试工具会为每种模型生成一个VCD文件,该文件包括引脚的描述、引脚的逻辑值和输出信号对比时序。
以图2一个简单的异步三输入D触发器为例,其ATE的模型即为图3所示的真值表。虚拟测试工具会根据这个模型生成一个VCD文件如图4。
  • 虚拟测试平台
虚拟测试平台是基于System Verilog的,如图5所示,它先将之前的测试模型VCD文件进行翻译然后严格按照ATE的时序驱动到DUT的输入引脚上,同时在VCD文件中的选通脉冲到来时把DUT输出引脚的数据和期望得到的输出数据进行对比,并打印对比结果。每个DUT的引脚都是通过引脚接口与虚拟测试平台相连接的。波形图作为可选选项用于虚拟测试的调试。
用System Verilog来建立这个虚拟测试平台是由于它面相对象的编程结构,这使得测试平台能够从一个工程迁移到另一个工程时更快的建立和更简单的复用。
虚拟测试的数据流如图6所示,VCD文件被解析从而采集当前时间戳的引脚状态、描述和输出选通脉冲的时序。一旦本时间戳的数据采集完毕,测试平台将更新所有的管脚状态。输入将被驱动,输出将在选通信号到来时进行对比。然后虚拟测试工具将进行到VCD的下一个时间戳来采集和设置下一个引脚数据,直到读完VCD文件。所有不匹配的输出信号将被记录在日志文件中,选通信号的位置也会被标记在波形文件中用于调试和分析。
如图7和图8,一个输出引脚“q”的输出延时错误在4,810ns被发现。
( 三 ) 结果
虚拟测试方法已经被用于全面验证扫描和各种功能模型中,并取得了良好的收益。表格1列出了在一个项目中通过虚拟测试仿真发现的三类问题,在流片前发现这些问题为该项目节省了数周的调试时间。
芯片缺陷是一类严重的问题,它可能阻止ATE对所有功能测试模型的测定。这些问题的发现阻止了一次严重的项目延迟并节省了额外的金属掩膜芯片版本的费用。虚拟测试还会发现一些模型问题比如不正确的启动序列、不准确的晶振模型或者由于某些配置没有包含在ATPG的约束中而无效的扫描模型,这些问题需要将整个测试模型重新生成,如果不及时发现将占用宝贵的芯片后端日程时间。虚拟测试还能提供了一个具备全部ATE测试波形的仿真环境,用于测定在芯片调试过程中发现的问题的根源。
需要注意的是,这个虚拟测试平台的运行时建立在在ATE和DUT之间存在数字接口的基础上的,这样这些接口才能够在VCD文件中模块化这些接口。并且,这些模拟的接口在运行时可能需要添加一些限制条件。
( 四 ) 结论
总的来说,虚拟测试对任何现代半导体产品的开发流程来说都是一个重要的组件。它拥有很多优势:
  • 实现更快的TTM
  • 减少浪费宝贵的ATE系统测试时间
  • 创建了测试平台的“捷径”并且没有掩盖可测性问题
  • 使矢量验证在芯片到来之前完成,使设计和验证资源一直在当前项目中得到利用
虚拟测试是在一个类似于System Verilog的环境中运行的,以Verilog仿真器的标准进行仿真,并且利用通用的波形图进行分析,因此所有的设计和产品测试队伍的成员能够相互协作进行调试和解决问题。

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