问：关于I/O信号分配的处理，你们有什么建议可以提供给客户？应采用什么样的顺序对各种信号类型进行分配？(即从VREF开始，然后高速I/O等)

Actel：为了回答这个问题，让我们假设用户正在使用Actel基于闪存的ProASIC3E FPGA。它含有8个专用I/O块，每个块能够被分成5个微型块。这些专用I/O块共享电源电压(输入VMV、输出VCCI、GNDQ)。微型块是在一个专用I/O块内使用一个共同电压参考VREF的I/O用户定义组。只用共享电源电压和电压参考的I/O可以置于同一个专用块内。
首先，安排专用I/O块。Actel的I/O Bank Assigner工具将为该设计自动配置I/O块。如果用户想定制该I/O块的配置，他可以很容易地利用PinEditor GUI或PDC约束脚本完成这一配置。

在安排I/O块时，牢记SSO问题是很重要的。切换总线应该尽可能多地分布在整个裸片上，并且远离PLL的电源管脚及异步输入/输出管脚。在安排好I/O块之后，用户可以开始分配I/O信号。利用GUI拖拉I/O并将它放置到合适的块，或者在PDC约束文件中进行分配。差分I/O需要相邻的N/P对，因此建议先分配差分I/O。然后，分配电压参考I/O和相关的VREF管脚，它们可以从任何绑定的I/O中进行配置。最后，对所有其它单端I/O进行分配。

Altera：虽然灵活的管脚分配对FPGA很重要，但某种程度的专用化也可通过减少管脚电容改善信号的完整性和系统的性能。例如，用于高速收发(如PCI Express)的管脚不能用作通用I/O。Altera不要求按照某一顺序对管脚进行分配，但管脚分配要求匹配管脚的功能。客户可以在开始设计前使用 Quartus II软件进行一次管脚检查，从而允许同时进行板和芯片的设计。

Lattice：FPGA I/O结构比具有固定I/O管脚的标准产品复杂。FPGA需要正确的I/O布局来确保：分配的多个I/O在块内能够共存，没有冲突；它们能够以要求的I/O速度运行而没有噪声或信号完整性问题。

I/O分配应从专用I/O最先开始，如DDR2存储器接口、SERDES接口和PCI接口等。这将决定关键的管脚分配，然后再在剩余管脚上分配通用I/O管脚，如LVCMOS33、LVCMOS25和LVTTL等。

此外，要特别注意特殊的引脚，如VREF、高速CLK输入和PLL/DLL输入。用户可以指定使用哪个器件引脚，也可以让工具选择需要的引脚。在后一种情况下，用户需要对这些引脚的分配进行备注，从而使得以后的PAR运行时继续使用相同的配置。ispLEVER提供两个基本特性以支持该功能。

Design Planner工具支持用户生成符合复杂I/O块规则的I/O布局约束。从封装的角度来看，用户可以直观地过滤具有某一特定性能的管脚(如主时钟输入引脚和差分信号引脚对)，然后将设计信号分配到过滤后的引脚上。I/O Assistant Flow允许实际的PAR引擎和用户提供的I/O布局约束仅用在该设计的I/O环上，以生成一个合理的I/O布局。这可以在设计过程的较早阶段完成，从而实现早期板级设计。

Xilinx：FPGA I/O分配常常必须调整多次才能成功，因为它有时候会和以下约束发生冲突：1. PCB约束，如冗余通道、板空间拥塞、信号完整性效应(长度匹配、最大衰减、最大过孔等)；2. FPGA架构约束(I/O规则、SO、时钟规则等)；3. 客户设计约束(时序、器件内逻辑源点/终点的位置等)。

每个FPGA架构/客户设计都有其独特的约束环境。提出通用的规则不是件容易的事。通常，你先要确定约束最强的FPGA管脚。管脚分配的一个典型顺序可以是：1. 全局/局部时钟输入管脚和FPGA配置管脚；2. MGT(SERDES)、高速单端存储器/CPU接口、差分信号、由于特殊的客户设计(DCI参考电压和输入参考电压)而不能用作用户I/O的多功能管脚；3. 其它用于内部定时或PCB布局的需要在FPGA上具有邻近管脚位置的管脚组(总线)；4. 最后，慢信号(如复位信号)。

可以使用多种方法进行I/O分配：ISE(PACE、Floorplan Editor)、第三方供应商(Mentor Graphics I/O Designer)、PlanAhead，或甚至Excel电子数据表。

问：在处理不兼容的I/O标准、不同电压参考和其他有关块及区域兼容性问题时，你们建议用户采用什么方法去解决？

Altera：我们的目标是使客户尽可能方便地处理这个问题。为了达到这个目的，我们的FPGA管脚能够支持工作在不同电压的多个I/O标准(例如，大多数器件上采用 2.5V供电的管脚仍然可以接收3.3V的输入)。此外，大多数管脚可以支持热插拔，这使得我们的FPGA能够作为插入一个带电系统的板上接口。即便当系统规范没有热插拔要求时，这一特性仍然很重要。采用多个供电电压的系统可能采用不同的上电顺序，因此Altera设计的FPGA支持系统按照任意顺序对内核、各种I/O块以及信号驱动器上电。Altera FPGA的这一特性使得设计师可以轻松地将它与其它需要按照一定顺序上电的芯片设计在一起，或至少减少了一个需要担心的事情。

问：如果你的客户准备移植到另外一个FPGA、结构化ASIC或ASIC，你会建议你的客户如何做？

Actel： Actel已经为多代基于闪存的FPGA器件(从ProASIC到ProASIC Plus到ProASIC3)提供了独一无二的管脚兼容移植功能。一般来说，只有当客户必须采用更新的技术进行设计时才会考虑移植。此时，设计师可以先采用适合启动设计/开发的较低风险成熟器件(或技术)。这也为客户提供了一条到更低成本解决方案的简单且预先确定好的移植路径，该解决方案只需要最少的系统和设计修改(通常只需要重新综合、布局和重新进行时序设计)就可进行批量生产。这一成本移植策略允许客户避免移植到ASIC/标准单元时所冒的高风险和高成本。

Altera：如果从一个FPGA转移到另一个相同系列的FPGA，我们提供管脚移植。如果从一个系列转移到另外一个系列，通常需要开发出一块衍生板，因为管脚排列是不同的。通过采用MegaFunctions(如lpm_mult)，设计师可以确保最大限度地复制专用模块(如DSP 模块)的性能。

我们推荐使用HardCopy II结构化ASIC。在Quartus II软件中选择HardCopy选项，可以很轻松地移植到结构化ASIC。例如，通过确保所使用的管脚从FPGA映射到HardCopy II器件。另外一个关键点是，HardCopy II器件上的模块(如存储器、LVDS接口或PLL等)与FPGA是相同的，这可使得移植变得非常轻松。

将逻辑从FPGA移植到ASIC是相对比较简单的。不过，把其它元件从FPGA移植到ASIC中就相对比较困难，因为PLL或存储器模块可能工作起来不太一样。由于我们不知道ASIC模块是怎样工作的，因此在此方面提出建议已超出了我们的能力范围。

Xilinx：考虑到结构化ASIC或ASIC转换时必须在再验证和测试向量生成方面花费很长的时间，因此降低FPGA设计成本的最好替代方法是使用Xilinx的 EasyPath解决方案。它利用同样的FPGA芯片，但是使用不同的测试方法来创建一个提高良率和降低成本的面向设计的测试方法学。在这一移植过程中，没有必要做特殊准备或者避免使用任何FPGA功能，因为这些功能都可以在EasyPath实现中获得。

对于采用更大容量Xilinx FPGA做ASIC原型设计的用户而言，简化这一转换过程的常用方法是将与器件相关的功能(如存储器)保留在它们各自独特的分层模块中。这样，它们以后就可以被具有相同功能的ASIC版本所取代。当然，这个方法的缺点是用户放弃了充分使用嵌入式硬模块的能力(如复杂RAM块、DSP/乘法器模块、数字时钟管理器、以太网MAC和PCI Express端点模块)，除非在ASIC中创建有相似的定制功能。

问：当将FPGA器件整合到PCB上时，关于SSO/SSN问题你们会给客户什么建议？

Actel：由于客户需要更全面地了解和解释SSN特性，因此我们非常重视这个问题。通过测试、描述和与客户一起工作的经验，我们发现造成SSN问题的主要因素是封装的选择、I/O布局和输出时序。在PCB上进行适当的去耦、端接和布局是非常重要的。不过，最好是在问题的源头完全避免SSN。

QFP封装由于其封装引脚和邦定走线带来的电感越来越大，实际上不如市面上各种BGA封装。因此，我们针对QFP封装的SSN建议更为严厉。为了防止QFP封装带来的SSN问题，建议避免在裸片上将较大的SSO组安排在相近位置。不过，如果这是不可避免的，用户应该确保灵敏的“安静”I/O位于VCCI或者GND附近。或者，用户可以利用相对不活跃的输出将SSO总线与灵敏的I/O隔开。如果I/O布局已经被锁定而且客户无法满足我们的建议，他们可以在总线内创建小的时序组。这里，I/O以大于1ns的间序交错排列。如果做到了这点，总线输出将不再同步切换。